Anda di halaman 1dari 14

FLIP FLOP

Termasuk

dalam

memori

yang

digunakan

dalam

rangkaian urutan menurut waktu. Karena flip flop


mampu menyimpan satu bit informasi. Rangkaian flip
flop memiliki dua pengeluaran yaitu :
Output kesatu dengan nilai normal dan output ke dua
dengan nilai komplemen dari bit yang tersimpan
didalamnya, dan dapat mempertahankan suatu keadaan
biner dalam waktu yang tidak terbatas sampai suatu
sinyal baru datang untuk mengubah keadaan tersebut.
Informasi biner dapat masuk ke dalam flip flop dengan
berbagai cara, sehingga menimbulkan berbagai ragam
jenis flip flop.
Perbedaan utama dari jenis flip flop banyaknya
masukan yang dimiliki dan perilaku bagaimana masukan
itu mempengaruhi keadaan biner dalam flip flop
tersebut.

MACAN MACAM FLIP FLOP


Berbagai jenis flip flop terjadi/ timbul dikarenakan bit
informas biner yang masuk ke flip flop dengan
berbagai cara
1. RS. Flip Flop/ pengunci
2. RS. Flip Flop dengan clock
3. Delay (D) Flip Flop
4. JK FLIP-FLOP
5. Toggle (T) Flip flop
1. RS. Flip Flop/ Pengunci
Bentuk sederhana dari penyimpan digital RS. Flip
Flop/pengunci terdiri dari dua buah gerbang NAND.

Kopling silang gerbang NAND yang berfungsi sbg.


pengunci.
Cara Kerja :
Pengunci berkerja dengan kedua masukannya dalam
keadaan normal yaitu 1, kecuali bila Flip Flop itu akan
dirubah.

1. Jika Flip Flop dalam keadaan set input set


berlogik 0 menyebabkan keluaran Q = 1 dan Q =
0
2. Jika Flip Flop dalam keadaan reset. Input set
berlogik 1 menyebabkan keluaran Q = 0 dan Q
invers = 1
3. Jika input set = Reset = 0 maka keluaran pada
Flip Flop itu keduanya berlogik 1 dimana
kondisi ini suatu keadaan yang harus dihindari.
4. Jika input Set = reset= 1, maka keluaran
mempunyai kondisi yang tidak berubah dengan
sinyal sebelumnya.

Table kebenaran pengunci dengan NAND

Bentuk Diagram sinyal input output pengunci dengan


NAND

2. RS Flip Flop Dengan Clock


Simbol RS Flip-Flop dgn Clock :

Gambar Rangkaian RS Flip Flop dengan clock

Adanya penambahan input C (clock), maka keluaran dari


flip-flop tidak hanya bergantung kepada R dan S saja,
tetapi tergantung pula bagaimana bentuk clock yang
4

dimasukan (diinputkan). Dari gambar diatas dapat dilihat


sebagai berikut :
-

Pada saat Clock (C) = 1 maka gate no.1 dan no.2


akan berfungsi sebagai inverter dari masing-masing
input S dan R : pada saat itu flip-flop bekerja untuk
memungut atau meneruskan informasi, Dalam hal
ini gate no.3 dan gate no.4 bekerja sesuai R-S flipflop yang biasa, hanya inputnya masing-masing sudah
dibalik menjadi S dan R. Sehingga Tabel Kebenaran
akan kebalikan dari R - S flip-flop.(Lihat Tabel).

pada saat Clock (C) = 0, maka output gate no.1 da


no.2 akan sama-sama 1, dan hal ini sama sekali
tidak mempengaruhi output gate no.3 dan no.4
(Output no.3 dan no.4 stabil atau tetap sama dengan
output sebelumnya). Dalam hal ini dikatakan : flipflop menunda atau menghentikan informasi.

Uraian diatas dapat dijelaskan lagi dengan contoh yang


sederhana : bahwa pada saat C = 1 seolah-olah
membuka pintu dari sebuah ruangan, dan keadaan
dalam ruangan akan berubah sesuai apa-apa yang masuk.
Sedangkan pada saat C = 0 berarti menutup pintu

ruang tersebut, dan keadaan dalam ruangan akan tetap


seperti keadaan semula.
TABEL KEBENARAN:
Detak ( clock)

(tn+1)

Qn tetap

Qn tetap

Qn+1

Reset
Set

Tidak terdefinisi

Diagram Sinyal InputOutput R.S Flip Flop Dgn Clock

3.

Delay (D) Flip Flop :


D. Flip Flop merupakan modifikasi R.S Flip
Flop dan Clock.
Simbol Delay Flip Flop :

DELAY
FLIP-FLIP

Rangkaian Delay Flip Flop :

Gerbang NAND 1 dan 2 membentuksuatu Flip Flop


dasar dan gerbang 3 dan 4 merubahnya menjadi R.S Flip
Flop dengan Clock.
Masukan D langsung kemasukan S dan komplemennya
melalui gerbang 5 dikenakan kemasukan R. selama nilai
pulsa clock = 0 maka input yang dihasilkan 3 dan 4
mempunyai nilai keluaran yang sama dengan 1, tampa
memandang nilai masukan yang lain. Hal itu sesuai
persyaratan bahwa kedua masukan suatu NAND FlipFlop dasar pada awalnya terletak

pada tingkatan 1.

Masukan D dicacah selama masih ada masukan pulsa


7

waktu. Jadi masukan D sama dengan 1, keluarannya


gerbang 3 menjadi 0, sehingga mengakibatkan Flip
Flop itu telaha berada dalam keadaan set( kecuali
keadaan Flip Flop telah dalam keadaan set). Jika
masukam D sama dengan 0, keluaran gerbang 4 menjadi
0 yang mengubah keadaan Flip Flop itu menjadi dalam
keadaan bebas.
Disbut

Flip

Flop

karena

kemampuanya

memindahkan data kedalam Flip Flop. Rangkaian pada


dasarnya adalah rangkaian R.S Flip Flop dengan
sebuah pembalik pada masukan S nya.
Simbol Delay Flip-Flop :
Tabel kebenarannya
D

Qn + 1

Diagram Sinyal Input Output Delay Flip-Flop :

Keterangan gambar :
Pada saat Clock mulai naik (Leading edge), output
Q muncul sesuai D
Setelah Clock dalam keadaan normal 1, bila input
D berubah maka output Q akan mengikuti
perubahan tersebut (Q = D)
Pada saat Clock mulai turun (Trailling edge) dan
setelah Clock = 0 maka Q tetap sama dengan
kondisi sebelumnya.
5.

J.K Flip Flop

Simbol J-K Flip Flop :

Gambar Rangkaian J-K Flip-Flop :

JK flip flop dibangun dari dua buah Clock S-R flip flop
yang disambungkan menjadi satu, yaitu : kedua output
flip-flop yang pertama masuk sebagai input flip flop
yang kedua, dan kedua output flip-flop yang kedua
masuk sebagai input flip-flop yang pertama.
Flip-flop pertama disebut Master sedangkan flip-flop
yang kedua disebut Slave, yang mana tingkah laku
slave ini akan selalu mengikuti induk.
Flip-flop yang pertama(master) bekerja pada saat Clock
= 1sedangkan flip-fllop yang kedua (slave) bekerja
10

pada kondisi sebaliknya yaitu pada waktu Clock = 0.


Hal ini mudah dimengerti dengan melihat gambar diatas,
dimana sinyal Clock yang menuju ke slave telah
dibalik (melewati satu inverter) lebih dulu.
Dengan demikian, pada saat Clock = 1
Master

meneruskan

semua

inputnya

(meneruskan

informasi), dan pada saat itu Slave tidak bekerja atau


tetap stabil pada kondisi sebelumnya. (Master bekerja
pada saat Clock mulai naik/Leading Edge dan selama
Clock normal pada 1)
Sedangkan pada saat Clock = 0 :
Master berhenti bekerja (menunda informasi), dan pada
saat

itu

Slave

(meneruskan
demikian

bekerja

atau

Slave

meneruskan

mengikuti

bekerja

pada

informasi

master).
saat

clock

Dengan
mulai

turun/Trailling Edge dan selama clock normal pada 0


Sebenarnya JK flip-flop ini merupakan perbaikan dari RS
flip-flop, keadaan tak diijinkan pada kondisi R = 1 dan S
= 1 menjadi terdefinisi. Pada JK flip-flop ini keadaan
tersebut membuat Toggle, yaitu berubah keadaan dari 1
menjadi 0 atau dari 0 menjadi 1.
Tabel kebenarannya
11

Qn + 1

Qn

toggle

Diagram Sinyal Input Output J-K Flip-Flop

6.

T- Flip-Flop
Toggle Flip-flop terbuat dari JK flip flop tetapi

dengan menyatukan kedua masukannya. Diberi nama


Toggle karena kemampuan flip-flop ini untuk mengubah
keadaannya. Apapun keadaannya sekarang T flip-flop
akan mengubah menjadi komplemennya setiap kali pulsa
waktu itu timbul bila masukan T pada logika 1.
12

Simbol Toggle flip-flop :

Diagram Input-output T-Flip flop

Tabel Kebenaran 5-5 T-Flip flop


T
0
1

Qt + 1
Qt Hold/ tetap
Qt Toggle

13

14