Tema 2 - Clases 1-4

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S
Organizacin y Estructura del Computador II
ARQUITECTURA DE LOS SUBSISTEMAS DE

BUSES Y ENTRADA/SALIDA
Tema 2
GDOEC-II
Semestre I-2012
AGENDA
Subsistema de Buses
Definicin y conceptos bsicos. Lneas del Bus
Modelo y Estructura de Interconexin
Funcionamiento.
Dispositivos Maestro/Esclavo
Ancho de Banda
Tipos de Buses
Arbitraje: Proceso General de Arbitraje de Buses. Tcnicas

de Arbitraje
Interconexin Bus SISTEMA-E/S
NECESIDAD DE UN SUBSISTEMA DE BUSES
SUBSISTEMA DE BUSES: DEFINICIN
SUBSISTEMA DE BUSES: CONCEPTOS BSICOS
SUBSISTEMA DE BUSES: LNEAS DEL BUS

Bus de Datos
Comino a travs del cual se realiza la transferencia de datos
entre dos componentes de un Computador. Su anchura suele

ser una potencia de dos.
Bus de Direcciones
Designa
la direccin de transferencia de los datos, y

determinan la capacidad de direccionamiento.
Bus de Control
Transfieren las seales de las operaciones a realizar.
SUBSISTEMA DE BUSES: MODELO DE INTERCONEXIN
SUBSISTEMA DE BUSES: ESTRUCTURA DE INTERCONEXIN
+
Bus de Control
Bus de Datos
Bus de Direccin
Arbitro
del Bus
SUBSISTEMA DE BUSES: FUNCIONAMIENTO

Ciclo del Bus
Conjunto de etapas requeridas de parte de un
componente para utilizar el bus del sistema.

Operaciones Bsicas
Solicitud de un Dato (Inicio de Transferencia)
Obtener el uso del bus

Transferir la peticin al otro mdulo
mediante las lneas de control y
direccin apropiadas.
Esperar a que el segundo mdulo

el dato.
enve
10

Operaciones Bsicas
Responder a una solicitud (Si un mdulo desea enviar
un dato a otro mdulo)
Obtener el uso del bus
Transferir el dato a travs del bus
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SUBSISTEMA
DE
BUSES: DISPOSITIVOS MAESTROS
ESCLAVOS
Maestros del Bus

o Son dispositivos que inician las solicitudes de uso del Bus
del Sistema.
o Son elementos activos.
Esclavos del Bus

o Son dispositivos no inician solicitudes de uso del bus.
o Son elementos pasivos que aguardan por las solicitudes
que haga el maestro del bus.
12
SUBSISTEMA
DE
BUSES: DISPOSITIVOS MAESTROS
ESCLAVOS
Ejemplo de Dispositivos Maestros y Esclavos
13
SUBSISTEMA DE BUSES:
CONEXIONES ENTRE MAESTROS
Dispositivo
Maestro 1:
Procesador
ESCLAVOS
Dispositivo
Maestro 2:
Procesador
Controlador del Bus

Bus del Sistema
Receptor del Bus

Dispositivos Esclavos
Memoria
Tarjeta de
Video
Impresora
Disco Duro
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SUBSISTEMA DE BUSES: ANCHO DE BANDA

Lneas del Bus de Direccin
Cantidad mxima de memoria que se puede direccionar.
Cuantas ms lneas de direccin tenga un bus, ms memoria
podr direccionar el CPU.
Si un bus tiene n lneas de direccin, el CPU podr usarlo
para direccionar 2n localidades de memoria distintas.
15

Lneas del Bus de Datos
Existen dos formas de incrementar el ancho de banda del bus
de datos:
1. Reducir el tiempo de ciclo de bus

Las seales de las diferentes lneas viajan a velocidades
ligeramente distintas, problema que se conoce como sesgo
de bus.
A medida que se hace el bus ms rpido, este se vuelve
incompatible con la tecnologa existente.
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2. Incrementar la capacidad del bus de
datos
Esta opcin no produce un diseo
claro al final.
Por ejemplo: La PC IBM y sus
sucesoras, pasaron de 8 lneas de
datos a 16 y luego a 32, con
practicamente el mismo bus.
17
SUBSISTEMA DE BUSES
Tipos de Buses
18
SUBSISTEMA DE BUSES: TIPOS
19
SUBSISTEMA DE BUSES:TIPOS
Bus Dedicado
Una lnea de bus dedicada est permanentemente
asignada a una funcin o subconjunto fsico de

componentes del computador.
La dedicacin fsica se refiere al uso de mltiples
buses, cada uno de los cuales conecta solo un

subconjunto de mdulos.
Ventajas: Elevado rendimiento

Desventajas: Incremento costos y tamao del sistema
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SUBSISTEMA DE BUSES:TIPOS
Bus Multiplexado
Una lnea de bus multiplexada utiliza las mismas
lneas para funciones diferentes en distintos instantes

de tiempo.
Ventajas: Ahorro de espacio y costos

Desventajas: Es requerida una circuitera ms compleja en
los mdulos de los dispositivos. Eventos que comparten las
mismas lneas no pueden ocurrir en paralelo
21
22

Bus Comn
+
BC
BDat
BDir
Arbitro
del Bus
DC: Bus de Control

BDat: Bus de Datos
BDir: Bus de Direccin
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Inconvenientes
Mayor retardo de propagacin de las seales entre
dispositivos.
Diferencias en las prestaciones de cada dispositivo.

Cuello de Botella
24

Bus Jerrquico
25

Ventajas
Es posible mejorar el ancho de banda y por ende el
rendimiento del bus.
Compatibilidad entre buses
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28

Bus Procesador-Memoria
Los componentes interconectados son por lo general
elementos sincrnicos.
Este bus es corto, de alta velocidad y gran ancho de
banda.
Bus E/S
Se obliga a que el bus se adapte a un amplio rango de
dispositivos sincrnicos y asincrnicos con
velocidades de operacin diferentes.
Es por lo general largo, verstil y con amplio ancho
de banda
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Bus Backplane
Permite equilibrar las demandas de comunicacin

procesador-memoria
con
las
demandas
de
comunicacin de los dispositivos de E/S- memoria.
30
31
32

Protocolo de Transmisin Sncrono
Fcil de implementar
Con poca flexibilidad
Buses cortos
Mayor ancho de banda
Protocolo de Transmisin Asncrono

Permite adaptar la transferencia a la velocidad del
dispositivo.
Compagina dispositivos lentos y rpidos.
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Bus Sincrno
Tienen una lnea alimentada por un reloj maestro.
La seal de esta lnea consiste en una onda cuadrada
cuya frecuencia generalmente est entre 5 MHz y 100

MHz.
Todas las actividades del bus tardan un nmero
entero de estos ciclos llamados ciclo de bus.
34

Ejemplo: Funcionamiento de un bus sincrnico, usando
diagramas de Tiempo
Suponga que se requiere realizar una lectura a
memoria, y que se tienen las siguientes
especificaciones:
Ciclo de bus: 25 ns.

Lectura a memoria: 40 ns, (desde el momento que la
direccin es estable).
Tenemos tres seales: Direccin (para la direccin), Datos
(para los datos), y Esperar (hacer esperar al CPU), las cuales
se activan con flanco positivo.
Existen dos seales ms: PETM (Peticin de Memoria, indica
que se trabajar con la memoria y no con otro dispositivo),
Leer (Lectura). Estas seales se activan con flanco negativo.
TE: Tiempo de estabilizacin de los datos en el bus.
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Funcionamiento de Bus Sncrono
36

Ventajas
Es fcil trabajar con este tipo de buses
Desventajas
Todo funciona en mltiplo del reloj del bus.
Es difcil aprovechar mejoras futuras en la tecnologa.
Se ve afectado por las diferencias de velocidad de los
dispositivos conectados a l.
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Bus Asncrono
No se rige en base a un reloj maestro.
Utilizan un protocolo de presentacin (handshaking).
1. Habilitar una seal especial de sincronizacin de maestro

(MSYN, master synchronization).
2. Habilitar una seal especial de sincronizacin de esclavo
(SSYN, slave synchronization)
3. Deshabilitar MSYN como respuesta a (SSYN).
4. Deshabilitar SSYN como respuesta a la invalidacin de
MSYN.
38
Funcionamiento de un bus asincrnico, usando diagramas de Tiempo

(Cada uno de los crculos representan cada paso del protocolo de
presentacin)
39
40
41
42
SUBSISTEMA DE BUSES
Arbitraje
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SUBSISTEMA DE BUSES: ARBITRAJE

Arbitraje del Bus
Si existen varios
dispositivos maestros en
un bus:
Cul de ellos puede
utilizar el bus en caso de
peticiones simultneas?
Cmo se gestionan las
prioridades de acceso?
44

Arbitro del Bus
Es el componente lgico encargado de
resolver, en base a alguna poltica
determinada,
las
necesidades,
comunicacin y conflictos de accesos
de los dispositivos al subsistema de
buses.
45
46

Arbitraje del Bus
Es el protocolo utilizado para la correcta utilizacin

del bus
47
Tcnicas (Polticas) de Arbitraje

de Buses
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rbitros Daisy Chain (cadena de margarita)
La asignacin del recurso se realiza mediante una
seal que recorre o atraviesa una cadena serial de
procesadores.
Implementacin
Centralizado
Distribuido
49

Centralizado con Prioridad Fija
50

Distribudo con Prioridad Rotativa
51

rbitros Polling
La asignacin del recurso se realiza mediante una
seal que recorre o atraviesa una cadena serial de
procesadores.
Implementacin
Centralizado
Semidistribuido
52

Polling Centralizado
53

Polling Semidistribuido
54

rbitros de solicitudes independientes
Cada dispositivo aun posee las seales de: Solicitud
de bus, Bus ocupado y Bus asignado, pero las
recibe por separado y simultneamente (en paralelo).
Implementacin
Centralizado
Semidistribuido
55

Centralizado
56

Distrbuido
57
Interconexin de los Buses

Sistema-E/S
58
INTERCONEXIN DE LOS BUSES SISTEMA-E/S
Tipos de Buses Genricos:
Bus del Sistema: es el
encargado de unir la CPU
con la memoria RAM y
otros elementos del
sistema.
Bus de Entrada/Salida:
comunica la tarjeta madre
con otros adaptadores y
tarjetas (discos duros,
tarjetas de video, etc.)
Qu es el Chipset?
59
El Puente Norte y Puente Sur comparten la funcin de

controlar el trfico de los datos en la tarjeta madre.
El chip Puente Sur, South Bridge agrupa los dispositivos ms
lentos y el chip Puente Norte, North Bridge los ms rpidos.
Chipset
60
61
REFLEXIONES
o Un bus es un camino fsico que permite la
comunicacin e interconexin entre los distintos
dispositivos de un sistema de Computo.
o Esta conformado por un conjunto
diferentes: Control, Datos y Direccin.
de
lneas
o La topologa de Interconexin ms comn es la

Jerrquica.
62
REFLEXIONES
o Existe un dispositivo que se encarga de controlar las
actividades en el bus denominado rbitro.
o Las tcnicas de rbitraje son: Daisy Chain, Polling y
Solicitudes Independientes.
o Existe un Chip especial en la tarjeta madre conocido
como ChipSet, que soporta y conecta los elementos
bsicos de un Computador.
63
BIBLIOGRAFA
1. Stallings, William.
"Organizacin y Arquitectura de
Computadores". 7ma. Edicin, Prentice-Hall. 2008.
2. Tanenbaum,
Computadoras:
Organizacin
enfoque estructurado.
Andrew.
Un
edicin. Prentice-Hall. 2000.
de
4ta
64

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Organizacin y Estructura del Computador II

ARQUITECTURA DE LOS SUBSISTEMAS DE

Definicin y conceptos bsicos. Lneas del Bus

Modelo y Estructura de Interconexin

Arbitraje: Proceso General de Arbitraje de Buses. Tcnicas

NECESIDAD DE UN SUBSISTEMA DE BUSES

SUBSISTEMA DE BUSES: DEFINICIN

SUBSISTEMA DE BUSES: CONCEPTOS BSICOS

SUBSISTEMA DE BUSES: LNEAS DEL BUS

entre dos componentes de un Computador. Su anchura suele

la direccin de transferencia de los datos, y

SUBSISTEMA DE BUSES: MODELO DE INTERCONEXIN

SUBSISTEMA DE BUSES: ESTRUCTURA DE INTERCONEXIN

SUBSISTEMA DE BUSES: FUNCIONAMIENTO

SUBSISTEMA DE BUSES: FUNCIONAMIENTO

Obtener el uso del bus

Esperar a que el segundo mdulo

SUBSISTEMA DE BUSES: FUNCIONAMIENTO

BUSES: DISPOSITIVOS MAESTROS

Maestros del Bus

Esclavos del Bus

BUSES: DISPOSITIVOS MAESTROS

Ejemplo de Dispositivos Maestros y Esclavos

Controlador del Bus

Receptor del Bus

SUBSISTEMA DE BUSES: ANCHO DE BANDA

podr direccionar el CPU.

Si un bus tiene n lneas de direccin, el CPU podr usarlo

para direccionar 2n localidades de memoria distintas.

SUBSISTEMA DE BUSES: ANCHO DE BANDA

1. Reducir el tiempo de ciclo de bus

SUBSISTEMA DE BUSES: ANCHO DE BANDA

SUBSISTEMA DE BUSES: TIPOS

asignada a una funcin o subconjunto fsico de

La dedicacin fsica se refiere al uso de mltiples

buses, cada uno de los cuales conecta solo un

Ventajas: Elevado rendimiento

lneas para funciones diferentes en distintos instantes

Ventajas: Ahorro de espacio y costos

SUBSISTEMA DE BUSES: TIPOS

SUBSISTEMA DE BUSES: TIPOS

DC: Bus de Control

SUBSISTEMA DE BUSES: TIPOS

Diferencias en las prestaciones de cada dispositivo.

SUBSISTEMA DE BUSES: TIPOS

SUBSISTEMA DE BUSES: TIPOS

rendimiento del bus.

Compatibilidad entre buses

SUBSISTEMA DE BUSES: TIPOS

SUBSISTEMA DE BUSES: TIPOS

SUBSISTEMA DE BUSES: TIPOS

Permite equilibrar las demandas de comunicacin

SUBSISTEMA DE BUSES: TIPOS

SUBSISTEMA DE BUSES: TIPOS

SUBSISTEMA DE BUSES: TIPOS

Protocolo de Transmisin Asncrono

SUBSISTEMA DE BUSES: TIPOS

cuya frecuencia generalmente est entre 5 MHz y 100

Todas las actividades del bus tardan un nmero

entero de estos ciclos llamados ciclo de bus.

SUBSISTEMA DE BUSES: TIPOS

Ciclo de bus: 25 ns.

SUBSISTEMA DE BUSES: TIPOS