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BUSES DEL SISTEMA DE 8 BITS

Buses del sistema de 8 bits


Nanci Abarca, Mónica Cabrera, Silvana Ortega, Gabriela Palacios, María del Cisne Sarmiento

Profesionales en formación de la escuela de Electrónica y Telecomunicaciones, UTPL

Resumen—Información concerniente a la La fig.1 presenta el diagrama general de la forma en


implementación de un bus del sistema de 8 bits mediante que fueron implementados los módulos. Procesador
una FPGA y una interfaz en LabVIEW.   y memoria se representan en la interfaz, mientras
Abstract—Information about the implementation of an 8
que la FPGA contiene la funcionalidad del bus.
bits system bus using a FPGA and a LabVIEW interface. 

Índice de Términos— Bus, FPGA, multiplexado, serial.

I. INTRODUCCIÓN

U n bus es un camino de comunicación entre dos o


más dispositivos con la característica de que es
un medio de transmisión compartido. El bus que
conecta los componentes principales del Fig.1 Diagrama general 
computador, como son: procesador, memoria, E/S;
es llamado bus del sistema. Cada línea de un bus
II. IMPLEMENTACIÓN
tiene una función particular, por sobre la diversidad
de buses existentes, las líneas se pueden clasificar en La primera etapa consistió en la comunicación entre
tres grupos: líneas de datos, de direcciones y de computador y FPGA mediante puerto serial. Para
control. [1] Las líneas de datos son la parte de un ello se usó el código facilitado en la página web de
bus usada para transferir datos; las líneas de la tarjeta ateniéndose a la distribución de pines
dirección designan la fuente o el destino del dato especificada en la hoja de datos. La comunicación es
situado en el bus de datos; y las líneas de control se bidireccional ya que la FPGA sólo hace la función
usan para controlar el acceso y uso de las líneas de del bus y por tanto debe recibir el dato y la orden
datos y de direcciones. [2] especificados por el usuario así como enviar datos
para ingresar a memoria a extraer o escribir el dato.
El bus del presente trabajo interconecta procesador y Una vez completada la comunicación, se procedió a
memoria, entre sus características están: elaborar la interfaz en LabVIEW, la misma que se
presenta en la fig.2 así también para facilitar la
Usa un método de arbitraje distribuido. interacción se incluyó una ayuda accesible mediante
El bus de control cuenta con señales de órdenes un botón en la interfaz, la ventana de ayuda se
para lectura en memoria y para escritura en muestra en la fig.3
memoria. En la tarjeta, se implementó además de la
Es de tipo multiplexado para optimizar la utilización visualización en los ocho leds de los datos enviados;
del FPGA al emplear menos líneas. la representación del estado del bus dependiendo de
Ancho de bus: ocho bits. la operación; es así que en los cuatro displays de
La temporización del bus es síncrona, usando el reloj siete segmentos se presentan dos palabras de estado
de la FPGA que es de 50 MHz. [3] para cada operación. En el caso de lectura, las
palabras son: buscar y enviar (fig.5). Y para


 
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escritura son: dirección y escribir (fig.4). Ya en los III. FUNCIONAMIENTO
displays, sólo se representan las cuatro primeras Lo primero a establecer en la interfaz es el puerto
letras. serial con el cual se va a comunicar el computador a
la tarjeta. Luego, el usuario elige la operación a
efectuar sea lectura o escritura. Para lectura escoge
una de las cinco direcciones de memoria diponibles
y en escritura además de la dirección se debe escribir
un dato no mayor a cuatro caracteres, caso contrario
se recibe un mensaje de error. Luego de elegir la
operación, se pulsa el botón del botón del procesador
para dar la orden de colocar los datos en el bus.
En la parte del bus, existe un indicador de uso del
bus, donde aparece el multiplexado del bus.
Fig.2 Interfaz  Si la operación se ha realizado satisfactoriamente
aparecerá un mensaje de “operación efectuada”. En
el caso de lectura, si es que se intentó leer una
dirección de memoria vacía también se obtendrá un
mensaje indicando aquello.  También  se  encenderá 
un led indicador en la parte inferior al término de la 
operación. 
Para constatar las operaciones, en la parte llamada 
‘Memoria’ se visualizan las cinco direcciones, y en la 
parte  inferior  un  indicador  titulado  ‘dato 
encontrado’ muestra el dato en el caso de lectura. 
Fig.3 Ventana de ayuda  Durante  la  ejecución,  en  los  leds  de  la  tarjeta  se 
puede visualizar la representación en ASCII de cada 
caracter  enviado,  debido  a  la  rapidez  con  que  se 
lleva  a  cabo  la  transmisión,  sólo  el  último  carácter 
queda  representado.  Además  de  que  se  visualizan 
los  mensajes  en  los  displays  dependiendo  de  la 
operación. 

IV. CONCLUSIONES
El ancho del bus de datos afecta las prestaciones del
Fig.4 Mensajes escritura 
sistema ya que indica la cantidad de bits que se
pueden enviar simultáneamente. Pudiendo indicar de
esta forma por ejemplo la necesidad de acceder más
de una vez a memoria.

El ancho del bus de direcciones afecta directamente


a la capacidad de memoria disponible.

El uso de bus tipo multiplexado disminuye cableado


a diferencia del dedicado, sin embargo es más
Fig.5 Mensajes lectura 
complejo.

Debido a la característica compartida del bus,


siempre es necesario un método de arbitraje.


 
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REFERENCIAS
[1] Stallings William, ORGANIZACIÓN Y
ARQUITECTURA DE COMPUTADORES, séptima
edición, Prentice Hall, 2007, pp. 77-97

[2] DIE. Departamento de ingeniería electrónica de


la Universidad Politécnica de Madrid, Buses 2, [en línea]
disponible en: www.die.upm.es/cursos/BUSES2.pdf
[Consultado 12-11-2009]

[3] Digilent, Inc. Digilent Nexys 2 Board Reference


Manual, Febrero 21- 2008, pp. 13