Resumen Teorico PDF

Vctor M.
Zumaeta
Diseo Lgico I - Teora
Evaluativo 1 de teora
01.
02.
03.
04.
05.
06.
07.
08.
09.
10.
11.
Sistemas de numeracin.
Conversiones entre sistemas de numeracin.
Aritmtica binaria.
Representacin de nmeros binarios negativos.
Cdigos: BCD, Gray.
Operadores de Boole. Propiedades.
Funciones especiales de Boole.
Representacin de las funciones de Boole: Tabla de verdad. Imgen.
Representacin de las funciones de Boole: Formas Cannicas. Forma S.
Representacin de las funciones de Boole: Mapa de Karnaugh. Con Contactos.
Representacin de las funciones de Boole: Formas Cannicas. Con compuertas
lgicas.
1. Sistemas de numeracin
Binario: Este sistema utiliza nicamente 2 dgitos (0 y 1), donde su dgito menor es 0 y su
dgito mayor es 1. Se dice que tiene una raz 2 y comnmente se denomina Sistema de
Numeracin en base 2.
Cada dgito se denomina Bit. El bit menos significativo es el de la posicin extremo derecha y
el ms significativo es el del extremo derecho.
A cada posicin se le asigna una potencia de 2 (peso). La menor es realmente 20. Luego hacia
la izquierda el valor de este exponente aumenta hasta llegar al bit ms significativo, donde el
peso es 2n-1.
Ejemplo: (101)2 = 1 x 22 + 0 x 21 + 1 x 20 = (5)10
Cuando se trabaja con nmeros binarios, en general se est restringido a utilizar un nmero
restringido de bits. Esta restriccin se basa en la circuitera que se usa para representar estos
nmeros binarios.
Es los sistemas digitales, la informacin que se est procesando por lo general se presenta en
forma binaria debido a que estas cantidades pueden representarse por medio de cualquier
dispositivo que slo tenga dos estados de operacin. Las PC trabajan internamente con dos
niveles de voltaje (encendido apagado) por lo que su sistema de numeracin natural es el
binario.
Octal: Este sistema es muy importante en el trabajo que se realiza en una computadora digital.
Su base es 8, lo cual significa que tiene 8 posibles dgitos (0, 1, 2, 3, 4, 5, 6 y 7). De esta manera,
cada dgito de un nmero octal puede tener cualquier valor de 0 a 7. Las posiciones de los dgitos
en este sistema tienen los siguientes valores:
84 83 82 81 80 . 8-1 8-2 8-3
A cada posicin se le asigna una potencia de 8 (peso).
Hexadecimal: Este sistema tiene raz 16 y por esta razn se denomina Sistema de numeracin
en base 16. Utiliza los siguientes smbolos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E y F debido a
que necesita 16 smbolos.
1
Vctor M. Zumaeta
La ventaja de este sistema es que es til para convertir directamente nmeros binarios de 4
bits. Cada uno de estos nmeros de 4 bits pueden ser representados por un nico dgito
hexadecimal. En este sistema, dos dgitos representan un byte y 2n dgitos representan una
palabra de n bytes.
2. Conversiones entre sistemas de numeracin

Existen las siguientes formas de conversin entre sistemas:
a).
b).
c).
d).
De cualquier base a base decimal y viceversa.

De base 2 a base 8 y viceversa.
a). De cualquier base a base decimal y viceversa: Para realizar esta conversin, utilizo la
siguiente frmula: (An An-1 A0)B = A0 x B0 + A1 x B1 + + An-1 x Bn-1 + An x Bn
Ejemplo: Binario a Decimal
Se inicia por el lado derecho del nmero en binario y a cada dgito debo multiplicarlo por 2 (es
decir su base) elevado a la potencia consecutiva (comenzando por la potencia cero). Despus de
realizar todas las multiplicaciones, las sumo a todas y el nmero resultante ser el equivalente en
decimal. Ej. (110)2 = 0 x 20 + 1 x 21 + 1 x 22 = (6)10
Ejemplos de otras bases:
(82A)16= 10 x 160 + 2 x 161 + 8 x 162 = (2090)10

(532)8 = 2 x 80 + 3 x 81 + 5 x 82 = (346)10
Para pasar de decimal a cualquier base realizamos divisiones sucesivas en la base a la que
deseamos transformar. Una vez llegado al final, se cuenta el ltimo cociente seguido de los
restos de las divisiones anteriores, desde el ms reciente hasta el primero que result. El nmero
formado por dichos dgitos ser el equivalente buscado. Ej. (46)10 = (101110)2
b). De base 2 a base 8 y viceversa: La conversin de enteros binarios a octal se realiza
agrupando los bits del nmero binario en conjuntos de tres dgitos, empezando por el de menor
peso, es decir, el del extremo derecho. Cada grupo de tres bits es reemplazado por su equivalente
decimal. Ejemplo: (100 011 110)2 = (4 3 6)8
Para pasar de base 8 a base 2, debo representar cada dgito octal por su equivalente en binario
tomando tres bits para ello. Ej. (2 0 5)8 = (010 000 101)2
c). De base 2 a base 16 y viceversa: La conversin de enteros binarios a hexadecimal se
realiza agrupando los bits del nmero binario en conjuntos de cuatro, empezando por el de
menor peso, es decir, el del extremo derecho. Cuando sea necesario se aaden ceros a la
izquierda para completar un grupo de cuatro bits. Luego, cada uno de estos grupos es
reemplazado por su equivalente hexadecimal. Ejemplo: (0001 0100 1010)2 = (1 4 A)16
Para realizar el proceso inverso, es decir pasar de hexadecimal a binario, se debe representar
cada dgito hexadecimal por su equivalente en binario tomando cuatro bits para ello.
Ej. (1 4 8)16 = (0001 0100 1000)2
d). Para convertir de base 8 a base 16 y viceversa, debemos realizar la conversin a decimal
como paso intermedio.
Vctor M. Zumaeta
3. Aritmtica binaria
Suma:
+
0
1
0
0
1
1
1
0
0
1
0
0
1
1
1
0
1001
+ 101
1110
9
+5
14
1000
- 101
011
8
- 5
3
Resta:
Multiplicacin:
x
0
1
0
0
0
1
0
1
1000
x 101
1000
+1000101000
Divisin: Esta operacin se realiza de idntica forma que si se tratara de decimales, el nico
cuidado que hay que tener es que la resta en la divisin es una resta binaria. (Hacer un ejemplo)
4. Representacin de nmeros binarios negativos

Existen dos formas de representar un nmero binario negativo:
Con Magnitud y Signo: se hace uso de una posicin de bit extra para representar el signo
(bit de signo). El bit ms significativo es empleado como bit de signo y los bits de menor orden
contienen la magnitud. Este sistema tiene dos desventajas: doble representacin del cero y no se
puede operar aritmticamente. Ejemplo para un nmero de 4 bits:
b3
b2
b1
b0
b3: bit de signo. Si b3 = 0, entonces el nmero es positivo. Si b3 = 1, el nmero es negativo.

b2-b0: representan la magnitud del nmero.
+5:
+4:
+3:
+2:
+1:
0:
0:
-1:
-2:
-3:
-4:
-5:
0101
0100
0011
0010
0001
0000
0001
1001
1010
1011
1100
1101
3
Vctor M. Zumaeta
Complemento a 2: El complemento a 2 es lo que le falta al nmero binario para rebalsar el

mximo nmero que se puede escribir con esa cantidad de bits. Usando la representacin del
complemento a 2, pueden determinarse el signo y la magnitud de un nmero. Suponiendo un
registro de 8 bits, el bit ms significativo es el bit de signo. Si ste es cero, entonces el nmero es
positivo y si es uno, el nmero es negativo, los 7 bits restantes del registro representan la
magnitud del nmero.
La representacin en complemento a 2 para todos los valores positivos es igual al equivalente
binario de ese nmero.
Por otro lado, el complemento a 1 es lo que le falta a un nmero binario para alcanzar el
mximo nmero que puede ser representado con esa cantidad de bits. Sacar el complemento a 1
es equivalente a cambiar todos los unos (1) del nmero binario por ceros (0) y todos los ceros
por unos (1). Se usa como herramienta para calcular el complemento a 2, pues ste ltimo
equivale a sumarle 1 al complemento a 1 del nmero.
El intervalo de los nmeros representables abarca desde (-2n-1) a (+2n-1-1). Por ejemplo, si
tengo 4 bits, puedo representar desde el -8 al +7.
Con esta representacin se puede operar algebraicamente y hay una nica representacin para
el cero.
5. Cdigos: BCD, Gray

Un conjunto de cadenas de n bits en el cual diferentes cadenas de bits representan diferentes
nmeros u otras cosas, se llama cdigo.
Cdigo BCD (Binary Code Decimal): cdigo Decimal Codificado en Binario. Consiste en
codificar los dgitos del 0 al 9 mediante sus representaciones binarias, sin signo, de 4 bits (desde
0000 a 1001).
Para la conversin de BCD a Decimal, se utiliza la sustitucin directa de 4 bits por cada dgito
decimal. Ejemplo: (49)10 = (0100 1001)BCD
(0110 1000)BCD = (6 8)10
Cdigo Gray: es un cdigo sin peso donde cada incremento en la cuenta est acompaado
solamente por el cambio de estado de un bit.
Ejemplo:
0
1
2
3
4
5
6
7
000
001
011
010
110
111
101
100
Reflejo y cambio la ltima columna por 1

Reflejo ambas lneas y cambio la 2da columna por 1s
Reflejo las 4 filas y cambio la 3er columna por 1s
Cdigo ASCII: cdigo estndar americano para intercambio de informacin. Representa

cada caracter alfa-numrico con una cadena de 7 bits y produce un total de 128 caracteres
diferentes.
El cdigo contiene el alfabeto en maysculas y minsculas, los nmeros, signos de puntuacin
y diversos caracteres de control no imprimibles.
Es utilizado en los pequeos sistemas computadores para traducir los caracteres del teclado al
lenguaje de las computadoras.
Vctor M. Zumaeta
Actualmente se utiliza el cdigo ASCII Extendido, que utiliza 8 bits y general 256 caracteres
diferentes, incluidos los caracteres especiales de cada pas.
6. Operadores de Boole. Propiedades

El lgebra clsica de Boole expresa el pensamiento lgico en forma matemtica. Tiene una
cantidad finita de elementos. En el caso del lgebra clsica de Boole, estos elementos son dos:
C = {0, 1}
Los operadores de Boole son: OR, AND y NOT
Propiedades:
Sea a, b, c C, entonces:
Idempotencia: a = a a + a = a
a.a=a
Transitiva: a = b y b = c a = c
Conmutativa de la suma: a + b = b + a
Conmutativa del producto: a . b = b . a
Asociativa: a + (b + c) = (a + b) + c = a + b + c
a . (b . c) = (a . b) . c = a . b . c
Distributiva del Producto respecto de la suma: a . (b + c) = a.b + a.c
Distributiva de la Suma respecto del producto: a + (b . c) = (a+b) . (a+c)
Elementos neutros: a + 0 = a
a.1=a
a = 0 a =1
Negacin:
a + a =1
a .a = 0
AND ( . ):
OR (+):
a
b
0
1
0
1
1
1
a
b
0
1
0
0
0
1
NOT:
a
0
1
a
1
0
El operador AND se comporta como un circuito elctrico con llaves conectadas en serie.
El operador OR se comporta como un circuito elctrico con llaves conectadas en paralelo.
Teorema de De Morgan:
(a + b + ... + n ) = a . b . ... n
(a . b . .......n) = a + b + ... + n
Vctor M. Zumaeta
7. Funciones especiales de Boole

La funcin OR-Exclusiva o EXOR est definida para dos variables. Esta funcin es muy
usada, por lo que tiene su propio smbolo: .
Esta funcin se define de la siguiente forma: a b = a.b + b.a y se la conoce con el nombre de
funcin anti-coincidencia o suma lgica.
b
0
0
1
1
a
0
1
0
1
ab
0
1
1
0
La forma de representar grficamente esta funcin es mediante el smbolo:

a
a b
Por la forma de la funcin, se cumplen las siguientes propiedades:

Conmutativa: a (b c) = a b c
Asociativa: a b = b a
a 0=a
a 1 = a
La funcin OR-Exclusiva vale 1 slo cuando aparece un nmero impar de unos. Gracias a esta
propiedad, se cumple que en general, negar un nmero impar de variables es equivalente a negar
la expresin. Y en forma anloga, si se niega un nmero para de variables, la expresin
permanece inalterada.
a b ... n = a b ... n
a b ... n = a b ... n
La funcin No OR-Exclusiva tambin conocida como Funcin Coincidencia, est definida

para dos variables y se define de la siguiente forma: a b = ab + ab
b
0
0
1
1
a
0
1
0
1
ab
1
0
0
1
Grficamente se representa:
a
a b
Posee las mismas propiedades que la funcin OR-Exclusiva.

6
Vctor M. Zumaeta
Las funciones NAND y NOR son consideradas funciones Universales pues, con cualquiera de
ellas se puede expresar las funciones bsicas de Boole.
La funcin NAND es una conjuncin combinada con negacin:
a
a.b.c . . . n
Las dems implementaciones utilizando esta funcin son:

NOT:
a
a.a = a
OR:
a
a+b
a.b
b
a+b = a+b = a.b
AND:
a
a
a.b
a.b
a.b = a.b
La funcin NOR es una disyuncin combinada con negacin:

a
a+b+c . . . +n
Las dems implementaciones utilizando esta funcin son:

NOT:
a
a+a = a
OR:
a
a+b
a+b
a+b = a+b
Vctor M. Zumaeta
AND:
a
a.b
a+b = a.b
b
b
a.b = a.b = a+b
8. Representacin de las funciones de Boole: Tabla de verdad. Imgen

Tabla de Verdad: es una forma de representar las funciones de Boole. Dada una tabla de
verdad de una cierta funcin, esta funcin queda unvocamente definida.
Consiste en escribir cada uno de los valores posibles que puede tomar la funcin de acuerdo a
todas las combinaciones posibles de sus variables. Si la funcin es de n variables, existen 2n
combinaciones posibles de ceros y unos para sus variables.
La forma de escribir una tabla de verdad es la siguiente: se considera a la variable que se
encuentra primero en el abecedario como la menos significativa y se la ubica a la derecha. Luego
se escriben las combinaciones en orden binario.
Ejemplo: dada f (a , b, c) = ab + abc + b c
2n = 23 = 8
Dec
c
b
a
f(a,b,c)
0
1
2
3
4
5
6
7
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
1
1
0
0
0
1
1
Forma Imagen: esta forma de representar una funcin lgica, consiste en escribir
horizontalmente la ltima columna de la tabla de verdad.
El ejemplo quedara: f(a,b,c) = 11100011
9. Representacin de las funciones de Boole: Formas Cannicas. Forma S

Forma Cannica: es la forma algebraica de representar una funcin de Boole, pero para que
est bien escrita debe tener la forma de sumas de productos, donde cada producto representa un 1
que toma la funcin segn su tabla de verdad. Es decir que habr tantos trminos producto como
1s haya en la tabla. Adems en cada trmino deben estar presentes todas las variables de la
funcin.
La variable aparecer negada si su valor de entrada es un 0 (cero) y aparecer sin negar si su
valor es 1 (uno).
Siguiendo el mismo ejemplo, la funcin queda representada de la siguiente forma:
f (a , b, c) = ab c + ab c + abc + abc + abc
Vctor M. Zumaeta
Forma S (Sumatoria o ): esta forma consiste en escribir en nmeros decimales y entre

parntesis y precedidas del smbolo , las combinaciones donde la funcin vale 1.
Se debe tener en cuenta la convencin que se utiliza para determinar el orden de las variables.
Ejemplo: f(a,b,c) = (0,1,2,6,7)
10. Representacin de las funciones de Boole: Mapa de Karnaugh. Con

Contactos
Mapa de Karnaugh: es un mtodo grfico de representacin de funciones de Boole. El mapa
para una funcin de n entradas da un arreglo de 2n celdas, una por cada posible combinacin de
entrada.
Los renglones y columnas de una mapa de Karnaugh se etiquetan de tal modo que la
combinacin de entrada para cualquier celda se determina fcilmente por los encabezados de
rengln y columna para esa celda. Los pequeos nmeros dentro de cada celda son el
equivalente decimal a la combinacin de entrada correspondiente a esa celda.
Las columnas y filas se etiquetan siguiendo el cdigo de Gray.
Cada celda contiene un cero si la funcin es cero para esa combinacin de entrada, o un 1 de
otro modo.
Ejemplo:
ba
00
01
11
10
dc
0
1
3
2
00
01
11
10
12
13
15
14
11
10
Con contactos: otra forma de representar una funcin de Boole de manera circuital es
empleando pulsadores.
Se definen dos tipos de pulsadores:
Pulsador Normal Abierto (se cierra al accionar)

Pulsador Normal Cerrado (Se abre al accionar)
Se simbolizan de la siguiente forma:

a
N.A.
a = 0, abierto
a = 1, cerrado
a
N.C.
a = 0, cerrado
a = 1, abierto
Los contactos o pulsadores representan una variable de Boole. Para representar una
conjuncin se ubican los contactos en serie. Una disyuncin se representa con un paralelo.
9
Vctor M. Zumaeta
Ejemplo:
f ( a , b, c ) = c b a + c b a + c b a
c
11. Representacin de las funciones de Boole: Formas Cannicas. Con

compuertas lgicas
Forma Cannica: es la forma algebraica de representar una funcin de Boole, pero para que
est bien escrita debe tener la forma de sumas de productos, donde cada producto representa un 1
que toma la funcin segn su tabla de verdad. Es decir que habr tantos trminos producto como
1s haya en la tabla. Adems en cada trmino deben estar presentes todas las variables de la
funcin.
La variable aparecer negada si su valor de entrada es un 0 (cero) y aparecer sin negar si su
valor es 1 (uno).
Siguiendo el mismo ejemplo, la funcin queda representada de la siguiente forma:
f (a , b, c) = ab c + ab c + abc + abc + abc
Con Compuertas Lgicas: la compuerta lgica es un bloque de construccin bsica de los
sistemas digitales, operan con nmeros binarios, por lo que se denominan Compuertas Lgicas
Binarias.
Las entradas utilizadas con las compuertas lgicas son en realidad tensiones altas (1 binario) o
bajas (o binario).
Todos los sistemas digitales se construyen utilizando tres compuertas lgicas bsicas que
representan los tres operadores de Boole: OR, AND y NOT.
OR
a
a+b+c . . . +n
AND
a
a.b.c . . . n
NOT
a
(Hacer un ejemplo cualquiera)
10
Vctor M. Zumaeta
01.
02.
03.
04.
05.
06.
07.
08.
09.
Minimizacin de las Funciones de Boole con Mapas de Karnaugh.

Minimizacin de las Funciones de Boole con Algoritmo de Quine y Mc Cluskey.
Tabla de Cubrimiento.
Condiciones de Indiferencia.
Sntesis de sistemas combinatorios con compuertas NOR y NAND.
Sntesis de sistemas combinatorios con compuertas XOR.
Formas comerciales de compuertas con SSI. Costo de una Sntesis.
Carreras de sistemas combinatorios. Retardos. Solucin.
Anlisis de sistemas combinatorios.
1. Minimizacin de las Funciones de Boole con Mapas de Karnaugh

Minimizar una funcin de Boole consiste en reducir al mximo el nmero y el tamao de las
compuertas necesarias para construirla. Esto significa que dada una funcin de Boole (ya sea en
su forma cannica, tabla de verdad, funcin sigma, etc.) se busca reducir el costo del circuito a 2
niveles mediante:
Reduccin del nmero de compuertas del primer nivel.
Reduccin del nmero de entradas de cada compuerta del primer nivel.
Minimizando el nmero de entradas en la compuerta del segundo nivel (es equivalente al
primer punto).
Mtodo de Karnaugh
Para minimizar una funcin con el mtodo de karnaugh en primer lugar se debe construir el
mapa de Karnaugh de la funcin. Este mtodo es grafico, y slo es recomendable para funciones
de hasta 5 variables pues en otro caso se torna muy complicado.
Ntese que en un mapa de Karnaugh cada celda corresponde a una combinacin de entrada
que difiere de sus vecinas adyacentes en slo una variable. Por esta razn, se considera
adyacentes las celdas en los bordes izquierdo y derecho, superior e inferior y las 4 esquinas. En
el caso de una mapa de 5 variables, las celdas reflejadas entre la mitad izquierda y derecha
tambin se consideran adyacentes.
La minimizacin consiste en agrupar conjuntos rectangulares de 2i cantidad de 1 (unos)
llamados lazos, lo ms grande posible para formar un trmino producto con (n i) variables (n es
el nmero de variables).
Para formar este producto se hace:
Si el lazo slo cubre las reas del mapa donde la variable es 0, la variable aparece
complementada en el producto.
Si el lazo cubre tanto reas del mapa donde la variable es 0 como reas donde vale 1, entonces
la variable no aparece en el producto.
Si el lazo cubre reas donde la variable es 1, la misma aparece en el producto sin
complementar.
La cantidad de lazos debe ser la menos posible que abarque todos los 1 del mapa.
2. Minimizacin de las Funciones de Boole con Algoritmo de Quine y Mc

Cluskey
Es un mtodo de minimizacin tabular factible para cualquier nmero de variables y
fcilmente programable. Generalmente se parte de la funcin dada en forma sigma ().
11
Vctor M. Zumaeta
La primer subtabla tiene 2 columnas, el peso y el nmero decimal. Se denomina peso a la

cantidad de 1 (unos) que tiene el nmero decimal en su equivalente binario. En esta tabla se
agrupan los nmeros que aparecen en la forma sigma segn su peso, dividindolos por una lnea
horizontal.
En la siguiente subtabla existen 2 columnas, una correspondiente a los lazos de 2 nmeros
decimales y la otra de su diferencia (, delta). Los lazos de 2 nmeros decimales se eligen
tomando los nmeros de la tabla anterior cuyo peso difiera en uno y cuya diferencia sea una
potencia de 2. Se tildan de la tabla anterior todos los nmeros que se vayan ubicando en la
presente tabla. La diferencia () se toma entre el nmero de mayor peso y el de menor peso (no
puede ser negativa).
Cuando se termina de comparar, por ejemplo, los nmeros de peso 0 y los de peso 1 se traza
una lnea horizontal en la tabla y se contina comparando los de peso 1 y los de peso 2.
En la tercer subtabla se comparan los lazos de un grupo con los del grupo inmediatamente
inferior y se agrupan en lazos de 4 si su diferencia () coincide y, si adems, la diferencia entre
el primer nmero de un lazo y el primer nmero del otro lazo tambin es una potencia de 2. Se
tildan los lazos que vayan apareciendo en esta tabla.
Los lazos que componen la funcin minimizada son todos aquellos que no hayan sido tildados.
Las variables cuyo peso aparezca en la diferencia () no aparecen en el producto que representa
al lazo. Las variables aparecen complementadas o no segn tomen el valor 0 o 1 en la
representacin binaria de cualquier nmero que componga el lazo.
Por ltimo se suman todos los lazos.
3. Tabla de cubrimiento
En el algoritmo de Quine y Mc Cluskey muchas veces surgen lazos que cubren las mismas
variables, o en caso de existir indiferencias (), lazos que cubran slo indiferencias y entonces
no resultaran necesarios. Para salvar estos problemas se hace una tabla de cubrimiento. Esta
tabla se construye de la siguiente manera:
Se identifican los lazos no tildados obtenidos con el algoritmo de Quine y Mc Cluskey con
una letra mayscula.
Se construye una columna por nmero decimal de la notacin sigma (no se incluyen
condiciones de indiferencias).
Se construye una fila por cada lazo identificado.
Se marca con una cruz las celdas de la tabla si el lazo de ese rengln contiene el nmero de
esa columna.
Se barre por columna hasta encontrar aquellas con una sola marca. Entonces se tilda el lazo
correspondiente, pues debe ir forzosamente en la solucin. Se tildan todos los nmeros que
abarcan este lazo.
Los lazos que abarquen los nmeros (columnas) que no hayan sido tildados tambin deben
ir en la solucin. Generalmente cada nmero no tildado est cubierto por 2 o ms lazos. En este
caso se toma el lazo ms conveniente segn los costos o la disponibilidad.
Una vez elegidos los lazos que conforman la seleccin, se representa cada lazo con un
producto donde las variables cuyo peso aparezca en la diferencia () no aparecen en el producto
que representa al lazo. Las variables aparecen complementadas o no segn tomen el valor 0 o 1
en la representacin binaria de cualquier nmero que componga el lazo.
12
Vctor M. Zumaeta
4. Condiciones de indiferencia
En ocasiones la especificacin de un circuito combinacional es de tal modo que su salida no
importa para ciertas combinaciones de entrada o porque estas combinaciones de entrada nunca se
presentan durante el funcionamiento normal. Estas combinaciones de entrada se denominan
condiciones de indiferencia o dont care Ej.: BCD.
En la forma sigma las indiferencias se representan con una segunda suma y el smbolo
(sumatoria sub conjunto vaco).
En el mapa de Karnaugh las indiferencias se marcan con el smbolo (conjuntos vaco).
Para minimizar una funcin con condiciones de indiferencias con el mtodo de karnaugh se
siguen los siguientes pasos:
Permitir que las indiferencias estn incluidas cuando se forman lazos de unos lo mas
grandes posibles. Esto reduce el nmero de variables presentes en el producto.
No formar lazos compuertas solo por indiferencias ya que incluir el trmino de producto
correspondiente en la funcin incrementara en forma innecesaria su costo.
Si el mtodo utilizado es el algoritmo de Quine y Mc Cluskey entonces se toman todas las
indiferencias como unos. Luego los lazos innecesarios son eliminados de la tabla de cubrimiento,
donde las condiciones de indiferencia no se incluyen.
Ej.: f (d, c, b, a) = (1, 3, 11, 15) + (0, 2, 5)
00
01
11
10
00
X
0
0
0
01
1
X
0
0
11
1
1
1
1
10
X
0
0
0
f (d, c, b, a ) = c d + ab
00
01
11
10
00
X
0
0
0
01
1
X
0
0
11
1
1
1
1
10
X
0
0
0
f (d, c, b, a ) = ab + d a
5. Sntesis de sistemas combinatorios con compuertas NOR y NAND

Un circuito combinatorio consta de compuertas lgicas cuyas salidas se determinan a partir de
los valores de entrada presentes.
Un circuito combinatorio realiza una operacin de procesamiento de informacin determinada
que se puede especificar lgicamente por medio de un conjunto de expresiones booleanas.
Consta de variables de entrada, compuertas lgicas y variables de salida. Cada variable de salida
es una funcin booleana de las variables de entrada.
Con los mtodos de minimizacin vistos hasta el momento se puede expresar cada variable de
salida como una suma de productos (en la mayora de los casos) o como un producto de sumas.
Esto resulta en un circuito combinatorio a 2 variables, generalmente con varias compuertas
AND que convergen en una OR y los negadores necesarios.
Un circuito combinacional puede ser sustituido fcilmente por un circuito formado
exclusivamente por compuertas NAND que funcionan como operadores universales. Este efecto
puede resultar deseable si slo se quiere usar un tipo de compuertas. Por otro lado, las
compuertas NAND son las ms comerciales de la familia lgica TTL.
Las compuertas lgicas bsicas OR, AND y NOT se reemplazan por compuertas NAND de la
siguiente manera:
13
Vctor M. Zumaeta
NOT:
a
a.a = a
OR:
a
a+b
a.b
b
a+b = a+b = a.b
AND:
a
a
a.b
a.b
a.b = a.b
Cuando la funcin que se desea sintetizar con compuertas NAND es una suma de productos,
se niega 2 veces toda la funcin y aplicando el teorema de De Morgan se obtiene la sntesis
deseada.
Un circuito secuencial tambin puede ser reemplazado fcilmente por otro circuito formado
exclusivamente por compuertas NOR (el operador NOR es tambin un operador universal). Las
compuertas lgicas bsicas AND, NOT y OR se reemplazan por compuertas NOR de la siguiente
manera:
NOT:
a
a+a = a
OR:
a
a+b
a+b
a+b = a+b
AND:
a
a.b
a+b = a.b
b
a.b = a.b = a+b
14
Vctor M. Zumaeta
Si la funcin que se desea sintetizar con compuertas NOR es una suma de productos, se debe
negar 2 veces cada trmino de la funcin y aplicar teorema de De Morgan para expresar cada
producto con operadores NOR. Luego se niega 2 veces la funcin completa.
6. Sntesis de sistemas combinatorios con compuertas XOR

Este mtodo consiste en descomponer la funciones de Boole dadas, en 3 funciones: G, H1 y H2
de la siguiente manera: F = G * H1 + H2
donde F y G funciones de n entradas
El objetivo de este mtodo es abaratar costos y aprovechar los circuitos integrados existentes.
Por lo tanto, la funcin G suele ser dato, generalmente una tira de compuertas XOR.
H1 se disea de manera que hace 0 los 1s de G que no coinciden con la funcin original F.
H2, en cambio, se disea para agregar los 1s que no se encuentran en G pero que deben existir
en F.
Si bien el mtodo reduce los costos, el resultado final es un circuito con ms de dos niveles, lo
cual resulta ms lento ya que no se pueden solucionar los problemas de retardo.
Ntese que mientras ms se parezcan F y G, H1 y H2 tienen ms condiciones de indiferencia y
por lo tanto, resultan ms baratos. H1 y H2 se construyen celda por celda.
Ej.:
00
01
11
10
00
0
1
0
1
01
1
1
1
0
11
0
0
0
0
10
1
0
1
1
00
01
11
10
00
0
1
0
1
01
1
0
1
0
11
0
1
0
1
10
1
0
1
0
00
*
00
01
11
10
01
1
11
10
1
00
01
11
10
00
0
01
11
0
0
0
0
10
En el ejemplo puede verse que cuando F y G coinciden en un 1, corresponde un 1 en H1 y una

indiferencia () en H2. Cuando F y G coinciden en 0, corresponde una indiferencia en H1 y un 0
en H2. Cuando es necesario anular un 1 de G, se escribe un 0 tanto en H1 como en H2. Por
ltimo, si es necesario agregar un 1, se escribe una indiferencia en H1 y un 1 en H2.
7. Formas comerciales de compuertas con SSI. Costo de una Sntesis

Las compuertas lgicas bsicas NOT, AND, OR, Or-exclusivo, Nor-exclusivo, NAND y NOR
conforman la llamada SSI (Small Scale Integration) o integracin a pequea escala. Estas
compuertas pueden ser de dos tipos segn su tecnologa.
TTL (Transistor Transistor Logic): son rpidos pero de alto consumo (mayor tamao).
CMOS (Complementary Metal Oxide Semiconductor): son mas lentos pero de bajo consumo
(menor tamao).
El tamao fsico de una compuerta depende del consumo de la misma. Por esta razn, con
CMOS se pueden poner ms elementos dentro de un circuito integrado.
En general, la forma comercial de las compuertas SSI es un circuito integrado en el cual se
pueden encontrar:
4 compuertas de 2 entradas cada una.
1 compuerta de 8 entradas cada una.
6 negadores.
15
Vctor M. Zumaeta
Para calcular el costo de una sntesis se cuentan los circuitos integrados necesarios para la
misma. Esto se debe a que el costo real se basa en el tamao fsico del circuito final y no en el
costo de cada elemento electrnico, por lo tanto si una sntesis requiere una mayor cantidad de
circuitos integrados que otra, el costo es mayor.
Para realizar este conteo se toman los siguientes valores:
1 negador = 1/6
1 compuerta de 2 entradas =
1 compuerta de 8 entradas = 1
8. Carreras de sistemas combinatorios. Retardos. Solucin

El retardo de una trayectoria de seal es la cantidad de tiempo que requiere la seal de entrada
para producir un cambio en la seal de salida. Esto se debe a que los circuitos que conforman las
compuertas lgicas no pueden cambiar sus valores instantneamente sino que requieren cierto
tiempo de transicin.
Se dice que existe una condicin de carrera (race) en un sistema combinatorio cuando 2 o ms
variables de estado binarias cambian de valor en respuesta a un cambio en una variable de
entrada.
Viendo el mapa de Karnaugh de la funcin, un error a la salida se produce cuando se pasa de
un lazo a otro.
La forma de solucionar este problema se basa en incluir un termino de producto extra
(compuerta AND) que cubra el par de entradas riesgosas (conecta los lazos vecinos). El trmino
de producto extra es el consenso de los 2 trminos originales.
9. Anlisis de sistemas combinatorios

El anlisis de un circuito combinacional requiere deducir la funcin que realiza el circuito.
Este proceso parte de un diagrama lgico dado y culmina en un conjunto de funciones booleanas,
una tabla de verdad o una posible explicacin del funcionamiento del circuito. Si el diagrama
lgico a analizar va acompaado de un nombre de funcin o de una explicacin de lo que se
supone que hace, el problema de anlisis se reducir a una verificacin de la funcin planteada.
El anlisis se efecta manualmente encontrando las funciones booleanas o la tabla de verdad, o
bien, utilizando un programa de simulacin en computadora.
El primer paso del anlisis consiste en asegurarse de que el circuito dado sea combinacional y
no secuencial. El diagrama de un circuito combinacional tiene compuertas lgicas sin
trayectorias de retroalimentacin ni elementos de memoria.
Una vez que se verifica que el diagrama lgico representa un circuito combinacional, se
procede a obtener las funciones booleanas de salida o la tabla de verdad.
Para obtener las funciones booleanas de salida a partir de un diagrama lgico, el
procedimiento es el siguiente:
Rotule con smbolos arbitrarios todas las salidas de compuerta que son funcin de variables
de entrada. Determine las funciones booleanas para cada salida de compuerta.
Rotule con otros smbolos arbitrarios las compuertas que con funcin de variables de
entrada y de compuertas previamente rotuladas. Obtenga las funciones booleanas de estas
compuertas.
Repita el proceso bosquejado en el paso anterior hasta obtener las salidas del circuito.
16
Vctor M. Zumaeta
Por sustitucin repetida de funciones previamente definidas, obtenga las funciones

booleanas de salida en trminos de variables de entrada.
Una vez obtenidas las funciones booleanas de salida, se procede a efectuar la tabla de verdad
del circuito analizado, a fin de determinar su funcionamiento.
17
Vctor M. Zumaeta
01.
02.
03.
04.
05.
06.
07.
08.
09.
10.
11.
12.
13.
14.
15.
Compuertas de tres estados. Definicin. Aplicaciones.

Sumadores series y sumadores paralelos. Sumadores con anticipo del llevo.
Multiplexores. Descripcin. Mtodo de sntesis de funciones.
Decodificadores. Descripcin. Mtodo de sntesis de funciones.
Codificadores. Descripcin. Comparadores binarios (de magnitud). Descripcin.
Formas comerciales.
Unidad aritmtica lgica (ALU). Descripcin.
Detectores de error. Circuitos de paridad.
Circuitos integrados de gran escala (LSI). Dispositivos de Lgica Programable (PLD).
Definiciones.
ROM - Descripcin esquema interno y externo.
ROM - Distintos tipos de tecnologa.
PLA. Descripcin. Esquema interno.
PAL. Descripcin. Esquema interno.
Conexin de ROMs para aumentar su capacidad de Memoria.
Conexin de ROMs para aumentar la longitud de palabra.
Aplicaciones de ROM.
1. Compuertas de tres estados. Definicin. Aplicaciones

Los smbolos bsicos de una compuerta o controlador de 3 estados son los siguientes:
a
a
E
(a)
a
E
(b)
a
E
(c)
a
E
(d)
(a) y (b) son separadores no inversores o buffers, (c) y (d) son inversores. La seal extra E en
la parte inferior del smbolo es una entrada de habilitacin de 3 estados, la cual puede ser altaactiva (a y c) o baja-activa (b y d).
Cuando la entrada de habilitacin se encuentra afirmada, el dispositivo se comporta como un
buffer o como un inversor. Cuando la entrada de habilitacin est negada, la salida del
dispositivo flota, es decir, se va a un estado desconectado de alta impedancia (z ) y
funcionalmente se comporta como si no estuviera all (se asemeja a un circuito abierto).
Los dispositivos de 3 estados permiten que mltiples fuentes compartan una sola lnea de
reunin (bus de datos) mientras que solamente un dispositivo dialoga en la lnea a la vez.
Los dispositivos tpicos de 3 estados estn diseados de modo tal que entren al estado de alta
impedancia mas rpido de lo que salen del mismo. Esto significa que si las salidas de 2
dispositivos de 3 estados estn conectadas a la misma lnea de reunin y simultneamente
deshabilitamos una y habilitamos la otra, el primer dispositivo se saldr de la lnea de reunin
antes de que la segunda se ponga en contacto. Esto es importante porque, si ambos dispositivos
fueran a controlar la lnea de reunin, y si estuvieran intentando mantener valores de salida
opuestos (0 y 1), entonces fluira corriente excesiva y creara ruido en el sistema. Esto se conoce
a menudo como confrontacin.
18
Vctor M. Zumaeta
2. Sumadores series y sumadores paralelos. Sumadores con anticipo del

llevo
El sumador ms simple o medio sumador suma 2 operadores de 1 bit (A0, B0) y produce una
suma de 2 bits que puede abarcar desde el 0 hasta el 2. El bit de menor orden de la suma se
nombre como S0 y el de mayor orden C0, pues puede representar un acarreo.
A0
S0
B0
A0
S0
Sumador
C0
C0
B0
A0
0
0
1
1
B0
0
1
0
1
S0 = A0 B0
0
1
1
0
C0 = A0 . B0
0
0
0
1
Para sumar operando con mas de 1 bit, debemos preveer acarreos entre posiciones de bits. El
bloque de construccin para esta operacin se denomina sumador completo. Adems de las
entradas A y B de bit de sumandos, un sumador tiene una entrada de acarreo (Carry In). La suma
se sigue expresando con 2 bit de salida: S y Carry Out.
Ai
Ai
Ci-1
Bi
Si
Ci-1
Ci
Ci
Sumador
Sumador
Ci
Ci
Bi
Sumador
Si
Para sumar nmeros de varios bits utilizando el modulo del sumador completo existen 2
mtodos: Serie y Paralelo.
La forma de Sumar en Serie 2 nmeros de n bits se realiza con un slo bloque sumador
completo donde las entradas A y B van tomando los valores de los bits sumandos desde el menos
significativo al ms significativo y el acarreo se realimenta a la entrada a travs de un basculador
(que retarda el acarreo para que el acarreo de la primera suma se sume en la segunda).
Es decir, primero se suma la columna del bit menos significativo, luego la segunda columna
ms el acarreo anterior, y as sucesivamente.
19
Vctor M. Zumaeta
S
Sumador
Co
Ci
Es un circuito muy sencillo y econmico pero muy lento a la hora de sumar nmeros con gran
cantidad de bits.
En el Sumador Paralelo, todos los bits de los sumandos estn presentes y alimentan a los
circuitos sumadores simultneamente. Esto significa que las adiciones en cada posicin se llevan
a cabo al mismo tiempo. La entrada de acarreo para el bit menos significativo (C0) se establece
normalmente a 0 y la salida de acarreo de cada sumador completo se conecta a la entrada de
acarreo del siguiente sumador completo ms significativo.
An Bn
C n-1
A1 B1
Sumador
C n+1
C0
A0 B0
Sumador
C-1
Sumador
...
Sn
C1
S1
C0
S0
Este sumador tiene la ventaja de ser modular pero puede llegar a ser lento, pues en el peor de
los casos, un acarreo debe propagarse desde el bloque menos significativo hasta el ms
significativo.
Un sumador rpido podra construirse con slo 2 niveles de lgica AND-OR u OR-AND, pero
el circuito no sera general sino para un nmero de n bits y requerira el uso de demasiadas
compuertas de 1 nivel.
La solucin, entonces, a los problemas de retardo es un sumador hibrido llamado Sumador
con anticipo de llevo que implementa el acarreo a 2 niveles mientras que los bits sumandos se
implementan modularmente.
3. Multiplexores. Descripcin. Mtodo de sntesis de funciones

Un Multiplexor (Mx) puede ser visto como una llave selectora que conecta una de varias
entradas (Ii) con la salida (O). Estas entradas se denominan entradas de datos.
El dispositivo posee adems otras entradas denominadas entradas de control que permiten
determinar cul de las entradas de datos quedara conectada a la salida.
Ambos tipos de entrada toman valores binarios y se determina la siguiente relacin:
Nmero de entradas de Datos: M = 2n, donde n es la cantidad de entradas de control
A cada entrada de datos se la denomina segn el decimal equivalente en cdigo binario que
deben tomar las variables de control para que se conecte a la salida.
Suponiendo un Mx con 3 entradas de control, su esquema seria el siguiente:
20
Vctor M. Zumaeta
I0
I1
.
.
.
I7
Ntese que un Mx convierte

informacin en paralelo en
informacin en serie.
C2 C 1 C 0 (Entradas de control)
La tabla de verdad asociada a este Mx sera:

C2
0
0
.
.
.
1
C1
0
0
.
.
.
1
C0
0
1
.
.
.
1
O
I0
I1
.
.
.
I7
De modo que algebraicamente puede ser expresada:

O = C0 C1 C 2 I 0 + C 0 C1 C 2 I1 + ... + C 0 C1C 2 I 7
Si las entradas de datos Ii son, a su vez, funcin de 1 variable, por ejemplo, de D y redefinimos
C0=A, C1=B y C2=C, entonces el mapa de karnaugh para cualquier funcin de 4 variables
f(A, B, C, D) quedara dividido en submapas de la siguiente manera:
B
D
00
00
00
I0
01 11 10
I1 I3 I2
I4
I5
I7
I6
00
00
Y el problema se reduce a sintetizar 8 funciones de 1 variable. En general, se puede

descomponer cualquier funcin de nv variables usando un Mx con nc entradas de control en 2nc
funciones de (nv nc) variables, una para cada entrada de control, de manera que se pueden usar
un nmero de compuertas SSI mucho menor.
Cabe destacar que la eleccin de las variables que correspondan a las entradas de control
pueden simplificar o no, an ms la sntesis.
Otra forma de sintetizar funciones de Boole es de manera modular, es decir, utilizando slo
Mx idnticos como mdulos.
El resultado del diseo es una estructura modular tipo rbol, donde cada nivel comparte las
mismas entradas de control y se denomina 1 nivel al que da la salida.
21
Vctor M. Zumaeta
.
.
.
Mx
.
.
.
Mx
O
Mx
.
.
.
Mx
.
.
.
Mx
C 1 C0
C3 C2
4. Decodificadores. Descripcin. Mtodo de sntesis de funciones

Un decodificador es un circuito lgico que recibe un conjunto de entradas cuya combinacin
representa nmeros binarios y que activan la salida correspondiente a dicho nmero. Esto
significa que para n variables de entrada existen 2n salidas. Si la informacin codificada en n bits
tiene combinaciones que no se usan, el decodificador podra tener menos de 2n salidas.
Los decodificadores generan los 2n (o menos) mini trminos o productos de n variables de
entrada.
Consideramos un decodificador de 3 a 8 lneas:
O0
I0
I1
Decodificardor
3 8
I2
.
.
.
O7
I2
0
0
.
.
.
1
I1
0
0
.
.
.
1
I0
0
1
.
.
.
1
O7 O6 O1 O0
0
0 0
1
0
0 1
0
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
1
0
0
0
0
Se puede ver que cada salida es en realidad un mini trmino de la forma:
O 0 = I 2 I1 I 0
O1 = I 2 I1 I 0
...
O 7 = I 2 I1 I 0
22
Vctor M. Zumaeta
Este hecho nos permite utilizar cualquier funcin lgica sin necesidad de minimizarla,
simplemente conectando una compuerta OR a las salidas de los mini trminos que sean
necesarios para esta funcin, ya que el decodificador es en realidad una tira de 2n compuertas
AND.
Ejemplo: f(I0, I1, I2) = (3, 5, 7)
O0
I0
I1
Decodificardor
3 8
I2
O7
5. Codificadores. Descripcin. Comparadores binarios (de magnitud).

Descripcin. Formas comerciales
Un codificador es un circuito digital que efecta la operacin inversa de lo que efecta un
decodificador. El codificador tiene 2n (o menos) lneas de entrada y n lneas de salida. Estas
ultimas generan el cdigo binario correspondiente al valor de entrada. Tienen la limitacin de
que slo una entrada puede estar activa en un momento dado. Si 2 entradas estn activas
simultneamente, la salida producir una combinacin no definida.
El codificador ms comn es el Decimal/BCD que posee 10 entradas y 4 salidas.
O0
I0
.
.
.
O1
Codif.
Dec/BCD
O2
I9
O3
Existen codificadores con prioridad cuyo funcionamiento es tal que si 2 o ms entradas se

activan al mismo tiempo, la salida ser equivalente a la entrada de mayor valor.
Un comparador de magnitudes es un circuito combinacional que compara 2 nmeros A y B y
determina sus magnitudes relativas. El resultado de la comparacin se especifica con 3 variables
binarias que indican si A>B, A=B o A<B.
A0-3
B0-3
1
1 si A=B
1 si A>B
1 si A<B
A=B
Compara 2 nmeros
de 4 bits
A>B
A<B
0
23
Vctor M. Zumaeta
Entrada de datos: este MSI compara dos nmeros binarios sin signo de 4 bits cada uno. Uno
de ellos es A3A2A1A0 denominado palabra A, y el otro es B3B2B1B0 llamado palabra B.
Salidas: el comparador tiene 3 salidas activas en nivel alto. OA>B toma valor 1 si A>B y cero
en otro caso. OA=B es 1 si A=B y cero en otro caso. OA<B tiene valor 1 si A<B y cero en otro
caso.
Existen 3 entradas adicionales que permiten conectar varios comparadores en cascada para
compara nmeros de ms de 4 bits. Ntese que las salidas del comparador de menor orden se
conectan a las entradas correspondientes del comparador de mayor orden, el cual devuelve la
salida final.
A0-3
B0-3
A4-7
B4-7
1
A=B
1 si A=B
1 si A>B
Compara
de 4 bits
A=B
Compara
de 4 bits
A>B
A<B
1 si A<B
A>B
A<B
0
Compara 8 bits
6. Unidad aritmtica lgica (ALU). Descripcin

Una Unidad Aritmtica Lgica (ALU) es un circuito combinacional que puede efectuar
cualquiera de diversas operaciones lgicas y aritmticas diferentes, en un par de operandos de n
bits. La operacin por realizarse se especifica mediante un conjunto de entradas de seleccin de
funcin. Las ALU MSI tpicas tienen operandos de 4 bits y de 3 a 5 entradas de seleccin de
funcin, permitiendo que se realicen hasta 32 diferentes funciones.
Ejemplo: ALU de 3 bits.
A0-2
B0-2
ALU
C out
..
.
Entradas
de control
Cin
S0-5
Existe una entrada adicional Cin y una salida adicional Cout a modo de permitir la conexin en
cascada de varias ALU para poder operar con nmeros de mayor cantidad de bits. En este caso,
la salida Cout de la etapa menor significativa se conecta a la entrada Cin de la siguiente etapa ms
significativa. Las mismas seales de seleccin de funcin se aplican a todas las ALU en cascada.
Ntese que cuando la ALU realiza operaciones lgicas, cada salida Si es una funcin slo de
las correspondientes entradas de datos Ai y Bi y la entrada Cin es ignorada.
24
Vctor M. Zumaeta
7. Detectores de error. Circuitos de paridad

Un circuito de paridad impar tiene salida 0 cuando el nmero total de bits 1 en la
combinacin de entrada es impar. Por el contrario, un circuito de paridad par tiene salida 0
slo cuando el nmero total de 1 en la combinacin de entrada es par.
Los cdigos de deteccin de errores que hacen uso de un bit extra denominado bit de paridad
para detectar errores en la transmisin y almacenamiento de los datos hacen uso de los circuitos
de paridad. Estos circuitos se utilizan tanto para generar el valor correcto del bit de paridad,
cuando una palabra de cdigo es almacenada o transferida, como para verificar el bit de paridad
cuando una palabra de cdigo es recuperada o recibida.
Un circuito de paridad es, en realidad, una cascada de compuertas OR-Exclusiva (paridad
impar). Si se quiere obtener un circuito de paridad par, se ubica un negador a la salida de la
cascada de EXOR.
Generador de Paridad:
D0
D0
D1
D1
D0
D1
D3
D2
D2
D2
D3
Generador
de Paridad
Paridad
Bit de paridad
Detector de Paridad:
D0
D1
D2
D3
Detector
de Paridad
D0
D1
OK = 0
No OK = 1
D2
D3
8. Circuitos integrados de gran escala (LSI). Dispositivos de Lgica

Programable (PLD). Definiciones
Los dispositivos de integracin a gran escala (LSI) contienen niveles de compuertas en un solo
paquete. Incluyen sistemas digitales con procesadores, dispositivos de memoria y dispositivos de
lgica programable (PLD).
Un dispositivo lgico programable es un circuito integrado con compuertas lgicas internas
que se conectan mediante trayectorias electrnicas que se comportan como una especie de
fusibles. En el estado original del dispositivo, todos los fusibles estn intactos. Programar el
dispositivo requiere quemar los fusibles que estn en las trayectorias, que es preciso eliminar
para obtener la configuracin de la funcin lgica deseada.
En realidad en un PLD todas las entradas estn conectadas a una tira de compuertas AND a
travs de fusibles y a su vez, todas las compuertas AND se conectan a travs de fusibles a una
25
Vctor M. Zumaeta
tira de compuertas OR que dan todas las salidas. Por lo tanto se distinguen 2 zonas programables
diferentes.
Entradas
AND
Salidas
OR
Segn sea la zona programable (1 o 2), los PLD se dividen en:

ROM (Read Only Memory): posee las entradas fijas conectadas a las compuertas AND y su
conexin con las compuertas OR es programable.
PAL (Arreglo Lgico Programable): al contrario de la ROM, tiene sus entradas
programables pero las conexiones AND-OR se encuentran fijas.
PLA: tiene ambos sectores programables.
9. ROM: Descripcin esquema interno y externo
Una ROM (memoria de solo lectura) es, en esencia, un dispositivo de memoria en el que se
almacena informacin binaria permanentemente. El diseador debe especificar la informacin
que entonces se incorpora a la unidad para formar el patrn de conexin requerida. Una vez
establecido el mismo, permanece en la unidad aunque se apague y se encienda nuevamente.
Esquema Externo:
k entradas
(direccin)
.
.
.
ROM
de
k
2 xn
.
.
.
n salidas
(datos)
La ROM tiene k entradas y n salidas. Las entradas proporcionan la direccin de memoria y las
salidas suministran los bits de los datos de la palabra almacenada seleccionada por la direccin.
El nmero de palabras est determinado por el hecho de que k lneas de direccin pueden
especificar 2k palabras. No existen entradas de datos, pues no se efecta la escritura. Puede
existir una entrad de habilitacin (chip selector).
Supongamos una ROM de 32 x 8, que consiste en 32 palabras de 8 bits cada una. Las 5
entradas se decodifican a 32 salidas distintas con un decodificador de 5 x 32. Cada salida del
decodificador representa una direccin de memoria. Cada una de estas salidas se conecta a cada
una de las 8 compuertas OR de 32 entradas, por lo tanto la ROM contiene 32 x 8 = 256
conexiones internas. En general, una ROM de 2k x n tiene un decodificador interno de k x 2k y
tiene adems n compuertas OR.
Esquema Interno:
A0
A1
.
.
.
D
e
c
o
d
e
r
S0
S1
.
.
.
S2 -1
Ak-1
...
CS
CS
O0
O1
On-1
26
Vctor M. Zumaeta
El almacenamiento binario interno de una ROM se especifica con una tabla de verdad que
indica el contenido de palabra de cada direccin.
El procedimiento de Hardware que programa la ROM hace que se quemen fusibles segn la
tabla de verdad requerida.
10. ROM - Distintos tipos de tecnologa

Las trayectorias que se requirieren en una ROM se pueden programar de cuatros maneras. Las
primeras (MROM) se denominan Programacin por Mscara y la efecta el fabricante de
semiconductores durante el ltimo proceso de fabricacin de la unidad. El procedimiento de
manufactura de una ROM requiere que el cliente llene una tabla de verdad que la ROM debe
satisfacer. La tabla se presenta en una forma especial proporcionada por el fabricante, con un
formato dado en un medio de salida de computador. El fabricante crea la mscara
correspondiente a las trayectorias que producen los unos y ceros indicados en la tabla de verdad
del cliente. Este procedimiento es costoso porque el proveedor cobra al cliente un cargo especial
por hacer un mscara a la medida para la ROM en cuestin. Por ello, la programacin por
mscara slo resulta econmica si el pedido es por grandes cantidad de ROM con la misma
configuracin.
Para cantidades pequeas, es ms econmico utilizar otro tipo de ROM llamada Memoria
Programable de Slo Lectura (PROM). Recin compradas las unidades PROM tienen todos
sus fusibles intactos, lo que equivale a uno (1) en todos los bits de las palabras almacenadas. Los
fusibles de la PROM se queman aplicando un pulso de alto voltaje al dispositivo a travs de una
terminal especial. Un fusible quemado define un estado binario cero (0) y un fusible intacto
define un estado igual a uno (1). Esto permite al usuario programar la PROM en el laboratorio
para obtener la relacin deseada entre direcciones de entradas y palabras almacenadas. Se
venden instrumentos especiales llamados programadores de PROM que facilitan este
procedimiento. En cualquier caso, todos los procedimientos para programar las ROM son
procedimientos en hardware, aunque se use la palabra programacin.
El procedimiento para programar las ROM y PROM por hardware es irreversible y, una vez
efectuada, el patrn es permanente y no puede alterarse. Una vez que se ha establecido el patrn
de bit, la unidad tendr que desecharse si es necesario modificar dicho patrn de bit.
Un tercer tipo de ROM es la PROM Borrable (EPROM). La EPROM se puede restaurar al
estado inicial aunque se la haya programado previamente. Cuando la EPROM se coloca bajo una
lmpara de ultravioleta especial durante un cierto tiempo, la radiacin de onda corta descarga las
compuertas flotantes internas que actan como conexiones programadas. Una vez borrada la
EPROM, vuelve a su estado inicial y es posible reprogramarse con otros conjuntos de valores.
El cuarto tipo de ROM es la PROM Borrable Elctricamente (EEPROM). Es como la
EPROM, slo que las conexiones previamente programadas se borran con una seal elctrica en
vez de luz ultravioleta. La ventaja es que el dispositivo puede borrarse sin desmontarlo de su
base y es posible realizar un borrado selectivo.
11. PLA. Descripcin. Esquema interno

Un PLA (Arreglo Lgico Programable) es un dispositivo AND-OR combinacional de 2
niveles, el cual se puede programar para que realice cualquier expresin lgica de suma de
productos, sujeta a las limitaciones de tamao del dispositivo. Las limitaciones son:
el nmero de entradas (n)
el nmero de salidas (m)
el nmero de trminos de producto (p)
27
Vctor M. Zumaeta
Podemos describir un dispositivo de este tipo como un PLA de nxm con p trminos de
producto. En general, p es bastante menor que el nmero de mini trminos de n variables (2n).
De este modo, un PLA no puede realizar funciones lgicas arbitrarias de n entradas y m salidas,
su utilidad est limitada a funciones que puedan expresarse en forma de suma de productos
empleando p o menos trminos de producto.
Un PLA de nxm con p trminos de producto contiene p compuertas AND de 2n entradas y m
compuertas OR de p entradas.
Como un PLA tiene un nmero limitado de compuertas AND se debe efectuar la
simplificacin de cada funcin booleana al nmero mnimo de trminos. A su vez, se debe
minimizar tambin el complemento de la funcin para ver cual se puede expresar con menos
trminos producto, y cual genera trminos productos comunes a otras funciones.
En un PLA cada entrada pasa por un buffer y un inversor indicado en el diagrama con un
smbolo grafico compuesto que posee ambas salidas verdadero y complemento. Cada entrada y
su complemento se conectan a las entradas de cada compuerta AND como indican las
intersecciones entre lneas verticales y horizontales, a travs de fusibles que permiten la
seleccin de las conexiones (programacin). Del mismo modo, las salidas de las compuertas
AND se conectan a las entradas de las compuertas OR. Las salidas de cada compuerta OR se
conecta a una compuerta EXOR cuya otra entrada se puede programar de modo que reciba una
seal de 1 o 0 lgico. Cuando en la entrada de la EXOR se ponga un 1, la salida se invierte.
Cuando se conecta a 0, la salida no cambia.
Ejemplo:
A
B
C
1
AB
AC
BC
ABC
0
1
F1
CC BB AA
F2
Ntese que el dispositivo PLA es el ms flexible de los dispositivos PLD ya que tanto las
entradas a las compuertas AND como sus salidas son programables.
12. PAL. Descripcin. Esquema interno

El arreglo lgico programable PAL es un dispositivo lgico programable con una tira de
compuertas OR fijas y una tira AND programable. Dado que slo las compuertas AND son
programables, el PAL es ms fcil de programar, pero no es tan flexible como el PLA.
28
Vctor M. Zumaeta
En el esquema se representa un PAL de 4 entradas y 4 salidas. Cada entrada tiene una

compuerta buffer inversor y cada salida se genera con una compuerta OR fija. La unidad tiene 4
secciones, cada una de las cuales se compone de un arreglo AND-OR de anchura 3. Esta
caracterizacin indica que hay 3 compuertas AND programables en cada seccin y una
compuerta OR fija. Cada compuerta AND tiene 8 conexiones de entrada.
Las salidas de cada compuerta OR se conecta a una compuerta EXOR cuya otra entrada se
puede programar de modo que reciba una seal de 1 o 0 lgico. Cuando en la entrada de la
EXOR se ponga un 1, la salida se invierte. Cuando se conecta a 0, la salida no cambia.
I0
I1
I2
I3
0
1
F1
0
1
F2
0
1
F3
0
1
F4
Los dispositivos PAL comerciales contienen por lo general ms compuertas. Un tpico caso
podra tener 8 entradas, 8 salidas y 8 secciones de anchura 8.
Al disear con un PAL, las funciones booleanas deben minimizarse a modo que encajen en
cada seccin. A diferencia de los PLA, no es posible compartir trminos producto entre 2 o ms
compuertas OR, por lo que se minimiza cada funciones por separado. El nmero de trminos
producto en cada seccin es fijo, y si el nmero de trminos en la funcin es demasiado grande,
podra ser necesario usar 2 secciones para implementar una funcin.
13. Conexin de ROMs para aumentar su capacidad de Memoria

Varias ROMs pueden ser conectadas de manera tal que forman el equivalente a una ROM de
mayor memoria (ms lneas de direccin). Si se desea utilizar ROMs con m lneas de direccin
para implementar una ROM de n lneas de direccin, ser necesario hacer uso de un
decodificador (n m) / 2( n m) y de 2(n m) ROMs con las mismas caractersticas.
29
Vctor M. Zumaeta
Todas las ROMs se conectan a las mismas m lneas de direccin. Las (n m) lneas de
entradas restantes se conectan al decodificador y cada una de sus salidas se conectan al CS (chip
selector) o entrada habilitadora de cada ROM. Esto significa que cada ROM guarda 2m palabras
especificadas por las primeras m lneas de direccin, y a travs de las (n m) restantes se elige la
ROM a usar.
Supongamos que se quiere usar ROMs de 1k x 8 bit para implementar una ROM de 4k x 8 bit.
Las ROMs de 1k x 8 bit reciben 10 lneas de direccin, mientras que la de 4k x 8 bit debe recibir
12 lneas de direccin. Esto implica que se deber utilizar un decodificador 2x4 y 4 ROMs de 1k
x 8 bit.
La conexin se realiza de la siguiente manera:
A11 A 10 A9 A 8 . . . A 0
O7 O 6 O 5 . . . O
ROM 0
.
.
.
1Kx8 bit
csO
ROM 1
.
.
.
1Kx8 bit
cs1
DECO
2X4
.
ROM 2
.
.
.
1Kx8 bit
cs2
ROM 3
.
.
.
1Kx8 bit
cs3
Cada bloque o ROM se considera un banco de memoria denominado pgina de memoria.
14. Conexin de ROMs para aumentar la longitud de palabra

Varias ROMs pueden ser conectadas de manera tal que forman el equivalente a una ROM con
mayor longitud de palabra almacenada.
Si se dispone de n ROMs iguales de 2k x m, entonces se puede implementar de manera
sencilla una ROM de 2k x (nxm), es decir, con una longitud de palabra igual a (mxn).
Se conecta cada ROM a grupos de m bits (desde el menos significativo al ms significativo)
de la palabra total de nxm bits y se conecta a las mismas lneas de direccin. Todas las ROM
comparten el mismo valor de entrada para CS o variables de habilitacin, lo que significa que
todas las ROMs deben estar habilitadas simultneamente.
Supongamos que se quieren usar 2 ROMs de 1k x 4 bit para implementar una ROM de 1k x 8
bit. La manera de realizar las conexiones es la siguiente:
30
Vctor M. Zumaeta
A 9 A 8. . . A
CS
O0 O 1 O 2 O 3 O4 O 5 O 6 O 7
ROM
1Kx4 bit
cs
ROM
.
1Kx4 bit
cs
15. Aplicaciones de ROM

La memoria ROM se usa para almacenar informacin vital para el funcionamiento del
sistema: en la gestin del proceso de arranque, el chequeo inicial del sistema, carga del sistema
operativo y diversas rutinas de control de dispositivos de entrada/salida suelen ser las tareas
encargadas a los programas grabados en ROM. Estos programas forman la llamada BIOS (Basic
Input Output System). Junto a la BIOS se encuentra el chip de CMOS donde se almacenan los
valores que determinan la configuracin hardware del sistema, como tipos de unidades,
parmetros de los discos duros, fecha y hora del sistema... esta informacin no se pierde al
apagar la computadora. Estos valores se pueden modificar por medio del SETUP.
La memoria ROM constituye lo que se ha venido llamando Firmware, es decir, el software
metido fsicamente en hardware. De cara a los fines del usuario es una memoria que no sirve
para la operacin de su programa, slo le aporta mayores funcionalidades (informacin) del
equipo.
Los PCs vienen con una cantidad de ROM, donde se encuentran los programas de BIOS, que
contienen los programas y los datos necesarios para activar y hacer funcionar el computador y
sus perifricos.
La ventaja de tener los programas fundamentales del computador almacenados en la ROM es
que estn all implementados en el interior del computador y no hay necesidad de cargarlos en la
memoria desde el disco de la misma forma en que se carga el Sistema Operativo. Debido a que
estn siempre residentes, los programas en ROM son muy a menudo los cimientos sobre los que
se construye el resto de los programas.
Estas memorias, cuyo nombre procede de las iniciales de Read Only Memory son slo de
lectura. Dentro de un proceso de elaboracin de datos de una computadora, no es posible grabar
ningn dato en las memorias ROM. Son memorias perfectas para guardar microprogramas,
sistemas operativos, tablas de conversin, generacin de caracteres, etc.
31
Vctor M. Zumaeta
Evaluativo 4 de Teora
01.
02.
03.
04.
05.
06.
07.
08.
09.
10.
11.
12.
13.
14.
Sistemas secuenciales. Descripcin. Tipos.

Maquina de Estado Finito. Modelo de Mealy.
Mquina de Estado Finito. Modelo de Moore.
Mquina de Estado Finito. Modelo Grafcet.
Diagramas de Transicin. Propiedades.
Tabla de Transicin. Propiedades.
Transformacin de Mealy a Moore.
Transformacin de Moore a Mealy.
Clasificacin de estados y Clasificacin de submquinas.
Estados k-equivalentes. Definicin. Propiedades.
Estados equivalentes. Definicin. Propiedades.
Tablas Pk. Uso para la minimizacin.
Tablas de Pares. Uso para la minimizacin.
Forma mnima de una MEF. Propiedades.
1. Sistemas secuenciales. Descripcin. Tipos.

Los circuitos digitales estudiados hasta el momento han sido combinacionales, es decir, que
sus salidas dependen exclusivamente de las entradas actuales. Un sistema secuencial, en cambio,
es un sistema con memoria. Sus salidas dependen no slo de las entradas actuales, sino tambin
de las entradas que ocurrieron en momentos anteriores, las cuales definen el estado del circuito
secuencial en ese momento determinado. Por lo tanto es como si respondiera a secuencias de
hechos en el orden en que se dieron, de ah su nombre.
Un sistema secuencial consiste en un circuito combinacional al que se conectan elementos de
almacenamiento para formar una trayectoria de retroalimentacin.
Salidas
Entradas
Circuito
Combinacional
Elementos
de Memoria
Un circuito secuencial se especifica con una sucesin temporal de entradas, salidas y estados
internos.
Hay dos tipos principales de circuitos secuenciales, y su clasificacin depende de los tiempos
de sus seales. Un circuito secuencial sincrnico es un sistema cuyo comportamiento se define
conociendo sus seales en instantes discretos. En los sistemas sincrnicos los cambios en la
salida se producen cuando los cambios de entrada llegan acompaados por un pulso de
sincronismo. Esta sincronizacin se logra por un dispositivo de temporizacin llamado reloj o
clock, que produce un tren peridico de pulsos de reloj. Los sistemas secuenciales ms
comunes son sincrnicos.
El comportamiento de un circuito o sistema asincrnico depende de las seales de entrada en
cualquier instante dado y del orden en que cambian las entradas. En los sistemas asincrnicos
suelen usarse los dispositivos de retardos de tiempos para la retroalimentacin, aunque en la
prctica el retardo interno de propagacin de las compuertas lgicas es suficiente como para
producir el retardo requerido.
32
Vctor M. Zumaeta
X1
.
.
.
Xm
Sincrnico
Z1
.
.
.
Zn
X1
.
.
.
Xm
Asincrnico
Z1
.
.
.
Zn
Clock
2. Maquina de Estado Finito. Modelo de Mealy

Una mquina de estado finito es un modelo matemtico utilizado para representar los sistemas
Digitales Secuenciales.
La mquina de Mealy se define como una quntupla, es decir, que puede ser caracterizada por
cinco parmetros:
{X} = Alfabeto de entrada. Conjunto finito de valores que pueden tomar las variables de
entrada.
{Z} = Alfabeto de salida. Conjunto finito de valores que pueden tomar las variables de
salida.
{S} = Conjunto de estados. Conjunto finito de estados internos en que puede hallarse el
sistema.
Zu = fZ (Xu,Su), esta funcin caracteriza la salida en el u-simo pulso de sincronismo,
cuando el sistema se halla en el estado Su y la entrada es Xu.
Su+1 = fS (Xu,Su), (estado siguiente del sistema), funcin que caracteriza las transiciones
entre los estados de la mquina. Su+1 es el estado interno al que transiciona el sistema o mquina
cuando estando en Su recibe la entrada Xu. El subndice u indica el orden temporal del pulso de
sincronismo.
Ntese que al ser discretas las variables en juego, tambin lo son las funciones fS y fZ, de modo
que se representan mediante diagramas y tablas de transicin.
Diagrama de Transicin: para una mquina de Mealy, el diagrama de transicin se asemeja a
un diagrama de flujo donde se representan todos los estados posibles de la mquina mediante
crculos y todas las transiciones entre los mismos se representan con lazos indicando bajo qu
entrada se producen y la salida asociada.
s/0
{X} = {c, s}
{Z} = {0, 1, st}
{S} = {Ei, 1C, 2C}
Ei
c/0 + s/1
c/st
s/0
1C
2C
c/st
Tabla de Transicin: est formada en realidad por dos tablas de doble entrada, una
correspondiente a Zu y la otra correspondiente a Su+1.Cada fila corresponde a un estado Su y cada
columna corresponde a una entrada Xu.
Ejemplo:
33
Vctor M. Zumaeta
Zu
Su
Xu
Ei
1C
2C
C
st
st
0
Su+1
S
0
0
1
C
1C
2C
Ei
S
Ei
Ei
Ei
3. Mquina de Estado Finito. Modelo de Moore.

Al igual que en el modelo de Mealy, sta se define como una quntupla, es decir, que puede
ser caracterizada por cinco parmetros:
{X} = Alfabeto de entrada. Conjunto finito de valores que pueden tomar las variables de
entrada.
{Z} = Alfabeto de salida. Conjunto finito de valores que pueden tomar las variables de
salida.
{S} = Conjunto de estados. Conjunto finito de estados internos en que puede hallarse el
sistema.
Zu = fZ (Su), esta funcin caracteriza la salida en el u-simo pulso de sincronismo, cuando el
sistema se halla en el estado Su. La salida es funcin nicamente del estado actual.
Su+1 = fS (Xu,Su), (estado siguiente del sistema), funcin que caracteriza las transiciones
entre los estados de la mquina. Su+1 es el estado interno al que transiciona el sistema o mquina
cuando estando en Su recibe la entrada Xu. El subndice u indica el orden temporal del pulso de
sincronismo.
A diferencia del modelo de Mealy, en el modelo de Moore se asocia una salida a cada estado.
Diagrama de Transicin: para una mquina de Moore el diagrama de transicin se asemeja a
un diagrama de flujo donde se representan todos los estados posibles de la mquina mediante
crculos y a cada estado se asocia una salida. Las transiciones entre los estados se representan
con lazos indicando bajo qu entrada se produce.
Una mquina de Moore podra ser la siguiente:
A/0
{X} = {, }
{Z} = {0, 1}
{S} = {A, B, C}
B/0
C/1
Tabla de Transicin: A diferencia del modelo de Mealy, al estar asociada una salida a cada
estado, la tabla ya no est formada por dos tablas, sino por una columna para Zu donde cada
celda depende de un estado Su, y una tabla correspondiente a Su+1 donde cada fila corresponde a
un estado Su y cada columna a una entrada Xu.
Ejemplo:
34
Vctor M. Zumaeta
Xu
Su
Su+1
Zu
A
B
C
0
0
1
B
C
A
C
A
C
4. Mquina de Estado Finito. Modelo Grafcet.

A diferencia del modelo de Mealy, en el modelo de Grafcet, al igual que en el modelo de
Moore, se asocia una salida a cada estado, pero en el diagrama de transicin slo se representan
los lazos de transicin de estados, es decir, se omiten los autolazos. Es un modelo simplificado y
tcnico del modelo de Moore.
5. Diagramas de Transicin. Propiedades.

El comportamiento de una MEF se puede representar grficamente mediante un diagrama de
transicin.
En este tipo de diagrama, que se asemeja a un diagrama de flujo, cada estado posible de la
mquina se representa con un crculo y las transiciones entre estados se indican con flechas que
conectan los crculos en la direccin de la transicin. Se debe tener en cuenta que un estado
puede transicionar hacia s mismo, lo cual se representa en el diagrama mediante un autolazo.
Sobre cada flecha se especifica la combinacin de entrada en el estado actual, separada por
una barra de los correspondientes valores que para la misma presenta la salida. Ntese que de
cada estado deben salir tantas flechas como elementos existan en el alfabeto de entrada.
El diagrama de estados puede sufrir leves modificaciones si se trabaja con el modelo de Moore
o Grafcet. En ambos casos, al estar asignada una salida a cada estado, en cada crculo se escribe
el estado separado por una barra del correspondiente valor de salida. Las flechas slo se
etiquetan con el valor correspondiente de combinacin de entradas para la transicin. Para el
caso del modelo Grafcet, los autolazos se omiten de modo que el nmero de flechas que salen de
cada crculo puede ser menor que la cantidad de elementos del alfabeto de entrada.
Es importante resaltar que el diagrama de transicin es la forma ms apropiada para interpretar
el funcionamiento de la MEF, si quien la interpreta es un ser humano, pues es fcil seguir paso a
paso la evolucin de MEF cuando se le aplica cualquier secuencia de combinaciones en sus
entradas, a partir de un estado elegido como inicial.
s/0
Ei
c/0 + s/1
c/st
s/0
1C
2C
c/st
35
Vctor M. Zumaeta
6. Tabla de Transicin. Propiedades.

Una manera tabular de representar el comportamiento de una MEF es mediante una tabla de
transicin.
La tabla de transicin est formada por dos subtablas. Una correspondiente a la salida actual
(Zu) y otra correspondiente al estado prximo o futuro (Su+1).
Cada subtabla tiene nxm celdas, donde n es la cantidad de elementos del conjunto de estados
internos del sistema y m es la cantidad de elementos del alfabeto de entrada.
Los renglones de la tabla se etiquetan para cada estado actual posible (Su) y cada columna
corresponde a una combinacin posible de entrada (Xu). De esta manera se puede determinar
fcilmente la salida actual y el estado siguiente a partir de la entrada y el estado actual. Es decir,
que la tabla de transicin representa fZ(Xu,Su) y fS(Xu,Su) y es determinstica.
Ntese que la tabla no tiene celdas vacas. Cuando una combinacin de entrada no produce
transicin hacia un nuevo estado, la celda correspondiente a esa entrada y a ese estado recibe el
mismo valor de estado.
El rengln correspondiente a cada estado debe tener tantas celdas como elementos tenga el
alfabeto de entrada.
Cuando la tabla representa a una Mquina de Moore, la subtabla correspondiente a la salida Zu
se reduce a una columna ya que la misma es funcin nicamente del estado actual y no de la
combinacin de entradas.
Xu
Su
S1
.
Si
.
Sn
X1
Zu
..Xj..
Xp X1
fz(Xju,Siu)
Su+1
..Xj..
Xp
fs(Xju,Siu)
7. Transformacin de Mealy a Moore.

Para realizar la transformacin de una MEF en el modelo de Mealy al modelo de Moore, se
parte del diagrama de transicin de la mquina de Mealy.
Debido a que en el modelo de Mealy la salida actual (Zu) es funcin tanto de la entrada actual
(Xu) como del estado actual (Su), mientras que en el modelo de Moore la salida depende
exclusivamente del estado actual (Su), la mquina de Moore resultante de la transformacin debe
tener igual o mayor cantidad de estados que la mquina de Mealy original. Cabe destacar que en
peor de los casos puede llegar a ser mxn, siendo n la cantidad de estados de la MEF original y m
la cantidad de elementos del alfabeto de salida.
Ntese que los alfabetos de entrada y de salida permanecen invariables en la transformacin
de un modelo a otro.
La transformacin consiste en ir asignando estados a la nueva MEF correspondientes a los
estados de la mquina original.
Se observa que los estados de transicin no tienen una salida asociada. Por otro lado, por cada
estado original de la mquina de Mealy se deben asignar la cantidad de estados necesaria
correspondiente a la cantidad de salidas diferentes asociadas a este estado mediante los lazos
entrantes. Se debe comprobar que todas las trayectorias y autolazos (que en la nueva mquina
pueden resultar en transiciones) de la mquina original estn presentes en la nueva mquina.
El mtodo se ilustra en el siguiente ejemplo:
36
Vctor M. Zumaeta
Mealy
Moore
/0
/1
/0
A1 /0
/1
/0
D1 /0
/0
A2 /1
/0
D
B2 /1
B1* /0
D2 /1
/1
C*/0
8. Transformacin de Moore a Mealy.

Para realizar la transformacin de una MEF en el modelo de Moore al modelo de Mealy, se
debe partir del diagrama de transicin de la mquina de Moore.
Debido a que en el modelo de Moore la salida actual (Zu) es funcin exclusiva del estado
actual (Su), la transformacin al modelo de Mealy se realiza de forma directa, mantenindose
invariables los alfabetos de entrada y de salida.
Partiendo de la mquina de Moore, se va creando un estado de la mquina de Mealy por cada
estado de la mquina original, y la salida asociada a cada estado original est presente en todos
los lazos entrantes del estado correspondiente de la nueva mquina. Ntese que, debido a este
hecho, en el momento inicial de la nueva mquina, as como en sus estados transitorios, no
existir una salida, a diferencia de lo que ocurra en la mquina de Moore original.
Ejemplo: Sea la siguiente mquina de Moore:
{X} = {, }
{Z} = {0, 1}
{S} = {A, B, C}
A/0
B/0
C/1
Se crea la nueva mquina de Mealy con:
{X} = {, }
{Z} = {0, 1}
Se crea el estado A* correspondiente a A, el estado B* correspondiente a B y el estado C*

correspondiente a C. Debido a que el estado B tiene salida 0, la transicin de A* a B* con entrada
debe tener salida 0. Equivalentemente, como el estado C tiene salida 1, la transicin de A* a C*
37
Vctor M. Zumaeta
con la entrada debe tener salida 1. De esta manera se van realizando las transiciones entre los
nuevos estados y la mquina de Mealy correspondiente es la siguiente:
/0
A*
/1
/0
B*
/0
/1
/1
C*
Se puede ver que el comportamiento de ambas mquinas es idntico excepto en el momento

de encendido, pues la nueva mquina no presenta salida hasta que no sale de su estado inicial,
mientras que la mquina original s lo haca.
9. Clasificacin de estados y Clasificacin de submquinas.

Los estados de una MEF se pueden clasificar de la siguiente manera:
Estado Aislado: Un estado se dice aislado cuando nicamente posee autolazos, es decir,
cuando no hay flechas que entren o salgan de ese estado en un diagrama de transicin. Una MEF
puede caer en este tipo de estados slo en el momento de su encendido y no puede salir de l.
Si
Estado Transitorio: en un diagrama de transicin, los estados transitorios son aquellos que
no poseen flechas entrantes, slo autolazos y flechas salientes. Una MEF puede caer en este tipo
de estados al ser encendida, pero una vez que abandona el autolazo no puede volver a ese estado.
Si
Estado Permanente: un estado permanente es aquel que en un diagrama de transicin

presenta flechas entrantes y autolazos, pero no tienen flechas salientes. Cuando una MEF alcanza
un estado de este tipo, no puede salir de l.
Si
38
Vctor M. Zumaeta
Estado Comn: en un diagrama de transicin, los estados comunes son aquellos que
poseen autolazos, flechas salientes y entrantes. Son los estados normales de la MEF.
Si
Los estados pueden extrapolarse a Submquinas. Una submquina es un subconjunto de

estados contenido en el conjunto de estados original de la mquina.
La clasificacin de las submquinas es equivalente a la clasificacin de los estados.
Submquina
aislada
Submquina
transitoria
Submquina
permanente
10. Estados k-equivalentes. Definicin. Propiedades.

Se define como secuencia de entrada a la sucesin de posibles valores que puede tomar la
entrada de una MEF. Se define como secuencia de salida a la sucesin de posibles valores de la
salida. De define como longitud de la secuencia a la cantidad de smbolos de la sucesin.
Un estado Si de la mquina M1 y un estado Sj de la mquina M2 se dicen k-equivalentes si M1
en el estado Si y M2 en el estado Sj al ser excitados por una secuencia de entrada de longitud k
producen idnticas secuencias de salida.
Si Si y Sj no son k-equivalentes, se dice que son k-distinguibles. M1 y M2 pueden referirse a la
misma mquina.
Por lo tanto Si y Sj son k-equivalentes si y solo si no hay forma de distinguir la mquina M1 en
el estado Si de la mquina M2 en el estado Sj al observar sus terminales de salida cuando se les
excita con una secuencia de entradas de longitud k. Por otro lado, Si y Sj son k-distinguibles si y
solo si existe al menos una secuencia de entrada de longitud k que produce diferentes secuencias
de salida al ser aplicada a M1 en Si y a M2 en Sj.
Propiedades:
a) La k-equivalencia obedece a las mismas leyes de la equivalencia:
i) Ley Reflexiva: Si es k-equivalente a Si.
39
Vctor M. Zumaeta
ii) Ley Simtrica: Si Si es k-equivalente a Sj, entonces Sj es k-equivalente a Si.

iii) Ley Transitiva: Si Si es k-equivalente a Sj y Sj es k-equivalente a Sk, entonces Si es kequivalente a Sk.
Por lo tanto la k-equivalencia puede ser aplicada directamente a grupos de estados de
cualquier tamao. La k-distinguibilidad, por el contrario, no obedece a estas leyes y slo puede
ser aplicada a pares de estados.
b) Si dos estados son k-equivalentes, entonces son L-equivalentes L k. Si dos estados son
k-distinguibles, entonces son L-distinguibles, L k.
c) Si los estados Si y Sj son k-equivalentes y sus k-sucesores con respecto a cualquier
secuencia de entrada de longitud k son equivalentes, entonces Si = Sj. (donde k-sucesor es el
estado al que pasa el estado Si o Sj luego de ser aplicada una secuencia de entrada de longitud k).
d) Si los estados Si y Sj son k-equivalentes, entonces sus k-sucesores con respecto a cualquier
secuencia de entrada de longitud k, k, son equivalentes.
11. Estados equivalentes. Definicin. Propiedades.
Se define como secuencia de entrada a la sucesin de posibles valores que puede tomar la
entrada de una MEF. Se define como secuencia de salida a la sucesin de posibles valores de la
salida. De define como longitud de la secuencia a la cantidad de smbolos de la sucesin.
Un estado Si de la mquina M1 y un estado Sj de la mquina M2 se dicen equivalentes si al
excitar M1 en el estado Si y M2 en le estado Sj con cualquier secuencia de entrada producen
idnticas secuencias de salida.
Si Si y Sj no son equivalentes, se dice que son distinguibles. M1 y M2 pueden referirse a la
misma mquina.
Por lo tanto Si y Sj son equivalentes si y solo si no hay forma de distinguir entre la mquina M1
en el estado Si de la mquina M2 en el estado Sj al observar sus terminales de salida. Por otro
lado, Si y Sj son distinguibles si y solo si existe al menos una secuencia de entrada que al ser
aplicada a M1 en Si y a M2 en Sj produce diferentes secuencias de salida.
La equivalencia entre Si y Sj se denota por Si = Sj y la distinguibilidad entre Si y Sj se denota
por Si Sj.
Propiedades:
a) La equivalencia obedece a las siguientes leyes:
i) Ley Reflexiva: Si = Si.
ii) Ley Simtrica: Si Si = Sj, entonces Sj = Si.
iii) Ley Transitiva: Si Si = Sj y Sj = Sk, entonces Si = Sk.
En consecuencia, la equivalencia entre estados puede ser tratada como una equivalencia
ordinaria y aplicada directamente a grupos de estados de cualquier tamao. Por el contrario, la
distinguibilidad no obedece a estas leyes.
b) Sean Si y Sj estados de la mquina M. Si las filas Si y Sj de la tabla de transicin de M son
idnticas, entonces Si = Sj.
c) Sean Si y Sj estados de la mquina M. Si las filas Si y Sj de la subtabla Zu de la tabla de
transicin de M son distintas, entonces Si Sj.
d) Sean Si y Sj estados de la mquina M. Si las filas Si y Sj de la tabla de transicin de M son
iguales cuando Si se reemplaza por Sj o viceversa, entonces Si = Sj.
40
Vctor M. Zumaeta
12. Tablas Pk. Uso para la minimizacin.

Minimizar una MEF significa reducirla al mnimo nmero de estados sin modificar su
funcionamiento.
El mtodo de tablas Pk consiste en ir realizando tablas de estados k-equivalentes hasta
encontrar todos los estados equivalentes de la MEF. Una vez logrado esto se tiene que cada
grupo de estados equivalentes puede ser reemplazado por un solo estado equivalente.
En primer lugar se parte de la tabla de transicin de la MEF original en la cual se identifican
todos los grupos de estados 1-equivalentes llamados clases. Esto se verifica si para cada estado
las filas correspondientes a Zu son iguales.
El paso siguiente es examinar todos los estados pertenecientes a una clase para determinar si
sus estados sucesores pertenecen todos a la misma clase. En caso afirmativo estos estados son 2equivalentes y se escribe {P2} que es el conjunto de clases 2-equivalentes.
De esta manera se realizan las siguientes tablas donde el conjunto {Pk} de estados kequivalentes quedan determinados segn sus sucesores pertenezcan a clases (k-1)-equivalentes.
Cuando el conjunto {Pk} no presenta clases nuevas al compararlo con el conjunto {Pk-1}, se da
por terminada la minimizacin, siendo este conjunto el de las clases de estados equivalentes.
Esta solucin es nica.
Ntese que ste es un proceso finito, pues en el peor de los casos se llega a hacer n-1 tablas,
siendo n el nmero de estados de la MEF original.
Ejemplo:
Zu
Su

Xu
1
2
3
4
5
6
7
8
9
Su+1
1
0
1
0
1
0
1
1
0
0
1
0
1
0
1
0
0
1
0
1
0
1
0
1
0
0
1
2
1
2
3
6
8
6
4
7
2
4
2
2
4
9
2
4
9
5
4
5
2
3
6
8
7
7
Me fijo en los Zu que coincidan los 3 bits:

P1= {(1, 3, 5, 7, 8) ; (2, 4, 6, 9)} son los 1-equivalentes.
Clase A
Clase B
Tabla Pk
Su+1
Clase P1
Xu
Su
1
3
5
7
8
2
4
6
9
2B
2B
6B
6B
4B
1A
3A
8A
7A
2B
2B
4B
2B
4B
4B
2B
9B
9B
5A
5A
3A
8A
7A
4B
2B
6B
7A
Me fijo que en la misma clase sean iguales los subndices entre un rengln y el otro:
P2= {(1, 3, 5, 7, 8) ; (2, 4, 6) ; (9)} son los 2-equivalentes.
41
Vctor M. Zumaeta
Su+1
Clase P2
Xu
Su
1
3
5
7
8
2
4
6
9
B
C
2B
2B
6B
6B
4B
1A
3A
8A
7A
2B
2B
4B
2B
4B
4B
2B
9C
9C
5A
5A
3A
8A
7A
4B
2B
6B
7A
P3= {(1, 3, 5, 7, 8) ; (2, 4) ; (6) ; (9)} son los 3-equivalentes.
Su+1
Clase P3
Xu
1
3
5
7
8
2
4
6
2B
2B
6C
6C
4B
1A
3A
8
2B
2B
4B
2B
4B
4B
2B
9
5A
5A
3A
8A
7A
4B
2B
6
Su
B
C
D
P4= {(1, 3, 8) ; (5, 7) ; (2, 4) ; (6) ; (9)} son los 4-equivalentes.
Su+1
Clase P4
A
B
C
D
E
Xu
1
3
8
5
7
2
4
6
2C
2C
4C
6D
6D
1A
3A
8
2C
2C
4C
4C
2C
4C
2C
9
5B
5B
7B
3A
8A
4C
2C
6
Su
P5= {(1, 3, 8) ; (5, 7) ; (2, 4) ; (6) ; (9)} son los 5-equivalentes.

Como P4 = P5 ya no sigo porque de ahora en ms no se separa ninguna otra clase, entonces:
P= {(1, 3, 8) ; (5, 7) ; (2, 4) ; (6) ; (9)}
42
Vctor M. Zumaeta
La mquina mnima sera:

Zu
Xu
Su
A
B
C
D
E
Su+1
1
1
0
0
0
0
0
1
1
1
0
0
1
1
1
C
D
A
A
B
C
C
C
E
E
B
A
C
D
B
13. Tablas de Pares. Uso para la minimizacin.

Minimizar una MEF significa reducirla al mnimo nmero de estados sin modificar su
funcionamiento.
En mtodo de tabla de pares consiste en buscar pares de estados k-equivalentes, teniendo en
cuenta que sus sucesores deben ser (k-1)-equivalentes, hasta encontrar todos los estados
equivalentes de la MEF. Una vez logrado esto, se tiene que cada grupo de estados equivalentes
puede ser reemplazado por un solo estado equivalente.
En primer lugar se parte de la tabla de transicin de la MEF original en la cual se identifican
todos los grupos de estados 1-equivalentes o clases. Esto se verifica si para cada estado, las filas
correspondientes a la tabla Zu son iguales. Se obtiene de esta manera el conjunto {P1} de grupos
de estado 1-equivalentes.
El paso siguiente consiste en realizar una tabla donde cada fila corresponde a cada par 1equivalente y cada columna corresponde al siguiente par de estados Su+1 segn la entrada actual
Xu, es decir que se pretende evaluar los estados sucesores de acuerdo a la combinacin de
entrada.
Una vez realizada esta tabla, el mtodo consiste en la inspeccin visual de la misma, buscando
identificar aquellos pares en los cuales para al menos una salida su par de sucesores no coinciden
con ningn par 1-equivalente de la tabla. Estos pares se marcan con un crculo, en la siguiente
pasada se marcan los pares que posean algn par sucesor coincidente con algn par marcado
anteriormente. De esta manera se realizan sucesivas pasadas hasta que en dos pasadas sucesivas
no se haya marcado ningn par nuevo.
Una vez llegado a este punto, se puede concluir que todos los pares no marcados son
equivalentes, de modo que puede escribirse el conjunto {P} de grupos de estados equivalentes y
queda determinada unvocamente la mquina mnima.
14. Forma mnima de una MEF. Propiedades.

Sea M una mquina con n clases de estados equivalentes denotados por 1, 2, , n y sea Si
cualquier estado perteneciente a i. La forma mnima de M, denotado por M , es una mquina
de n estados, con S = {S1,S2,,Sn}, que se construye a partir de M de acuerdo al siguiente
criterio:
Si fz(Xu,Su) = Zu y fs(Xu,Su) = Sv entonces f z (X u , S' u ) = Z u y f s (X u , S u ) = S' v
Donde fz y fs son las funciones crticas de M y f z y f s son los funciones crticas de M .
Ntese que la entrada Xu aplicada a M en un estado actual perteneciente a u provoca la salida
Zu, lo que significa que aplicada a cualquier estado de u provoca la misma salida Zu, por lo
43
Vctor M. Zumaeta
tanto, al construir M a travs de este criterio, no resulta ninguna ambigedad del hecho que Su
es cualquier estado perteneciente a la clase u.
El proceso para hallar la forma mnima se llama minimizacin de la MEF. Entonces, la
minimizacin de una MEF M consiste en determinar todas las clases de estados equivalentes de
la mquina M y luego aplicar el criterio ya nombrado para construir M .
En conclusin, construir la mquina M puede ser interpretado como fundir todos los estados
equivalentes de la mquina M en un solo estado representativo.
Propiedades:
Si M es la forma mnima de la mquina M, entonces:
a). M es nico, excepto para casos de isomorfismo.
b). M es equivalente a M (M = M )
c). No existen dos estados equivalentes en M .
d). No existe mquina equivalente a M que sea menor que M (se dice que una mquina es
menor o mayor que otra segn su nmero de estados sea menor o mayor)
Si una mquina es la forma mnima de s misma y, por lo tanto, no tiene una mquina
equivalente menor, se llama mquina mnima. Cualquier mquina de n estados con n clases
equivalentes y, por lo tanto, en la cual slo hay pares de estados distinguibles es una mquina
mnima.
En conclusin, se puede encontrar una mquina M mnima para cualquier mquina M. este
resultado es muy importante ya que garantiza la existencia de una forma nica de representar una
MEF, la cual es independiente de la manera en que la mquina fue especificada.
44
Vctor M. Zumaeta
01.
02.
03.
04.
05.
06.
07.
08.
09.
10.
11.
Sistemas Secuenciales Sincrnicos. Diagrama en bloques.

Elementos de memoria binarios. Distintos tipos.
Sntesis de sistemas secuenciales sincrnicos usando Flip Flop.
Elementos de memoria n-arios. Registros de desplazamiento.
Elementos de memoria n-arios. Contadores.
Sntesis de SSS usando contadores.
Sntesis de SSS usando registros de desplazamiento.
Anlisis de SSS.
Introduccin a las FPGA. Descripcin interna.
FPGA disponibles comercialmente.
Flujo de diseo de una FPGA.
1. Sistemas secuenciales sincrnicos. Diagrama en bloques

Un circuito secuencial es una interconexin de flip flops y compuertas. Las compuertas por si
mismas constituyen un circuito combinacional, pero cuando se incluyen junto con los flip flops,
el circuito completo se clasifica como un circuito secuencial. Los circuitos secuenciales
sincrnicos emplean seales que afectan los elementos de almacenamiento slo en instantes
discretos de tiempo. La sincronizacin se logra con un dispositivo de tiempo llamado generador
de pulso de reloj, que produce un tren peridico de pulsos de reloj. Los pulsos de reloj se
distribuyen a travs del sistema de manera tal que los elementos de almacenamiento se afectan
slo con la llegada del pulso de sincronizacin.
El diagrama de bloque de un circuito secuencial sincrnico consiste en un circuito
combinatorio y un nmero de elementos de memoria.
Clock
Elementos
de Memoria
Su
Su+1
Sistema
Combinatorio
Entradas
(X u)
Salidas
(Z u)
Como se muestra en el diagrama, el bloque del circuito combinatorio recibe seales binarias de
las entradas externas y de las salidas de los elementos de memoria. Las salidas del circuito
combinatorio van a las salidas externas y a las entradas de los elementos de memoria. Las
compuertas en el circuito combinatorio determinan el valor binario que va a almacenarse en los
elementos de memoria despus de cada transicin de reloj. Las salidas de estos elementos de
memoria, a su vez, se aplican a las entradas del circuito combinatorio y determinan el
comportamiento del circuito. Este proceso demuestra que las salidas externas de un circuito
secuencial son funciones tanto de las entradas externas como del estado presente de los
elementos de memoria. El estado siguiente de los elementos de memoria es tambin una funcin
del estado actual y de las entradas externas.
45
Vctor M. Zumaeta
2. Elementos de memoria binarios. Distintos tipos

Se define como elementos de memoria sincrnico a aquellos que recuerdan la informacin
presente en sus terminales de entrada en el momento de ocurrir el pulso de sincronismo y
mantienen esa informacin hasta que ocurre nuevamente el pulso de sincronismo. En ese
momento transicionarn o no a otro estado de acuerdo a la nueva informacin presente en su
entrada.
Los elementos de memoria binarios son aquellos que poseen slo 2 estados internos diferentes,
denominados flip flops. Estos tienen 2 salidas, una para el valor normal y otra para su valor
complementario. La diferencia entre los diversos tipos de flip flops, esta en el nmero de
entradas que posean y la manera en la cual las entradas afectan el estado binario. Existen 4 tipos
de Flip Flops: SR, D, T y JK.
Flip Flop S-R: (set-reset)
Clk
Q
S
FF
SR
El Flip Flop S-R tiene 3 entradas: S (Set), R (Reset), Clk (Clock). Si el pequeo tringulo
frente a la entrada Clk est relleno denota que el FF responde a una transicin negativa o frente
negativo (de 1 a 0) de la seal de reloj, en cambio si el tringulo est sin rellenar, denota que el
FF responde a una transicin positiva (de 0 a 1) de la seal de reloj.
La operacin del FF S-R es la siguiente. Si no hay seal de reloj, la salida Q no cambia.
Cuando viene un pulso de reloj, la salida es afectada por los valores de S y R segn la siguiente
tabla y diagrama:
0,0 + 0,1
S
0
0
1
1
R
0
1
0
1
Qu+1
Qu
0
1
0,0 + 1,0
1,0
Prohibida
0,1
El FF S-R no debe recibir pulsos de reloj cuando S=R=1 ya que produce un estado siguiente
impredecible dependiente de los retrasos internos.
Esquema Interno:
R
Q
S
46
Vctor M. Zumaeta
Flip Flop D: (Delay)

D
Q
FF
D
Clk
El FF D (Delay) es una ligera modificacin del S-R que se obtiene insertando un inversor entre
S y R y asignando el smbolo D a la entrada nica. Su comportamiento se describe en la
siguiente tabla y diagrama de transicin:
0
D
0
1
Qu+1
0
1
1
1
0
1
0
Flip Flop J-K:

Clk
Q
J
FF
JK
El FF J-K es un refinamiento del FF S-R, pues la condicin indeterminada del S-R se define
para el J-K. La entrada J es equivalente a la S y la entrada K a la R y el comportamiento es
idntico excepto par la combinacin de entradas 11. El comportamiento se ilustra en la siguiente
tabla y diagrama de transicin:
J
0
0
1
1
K
0
1
0
1
Qu+1
Qu
0
1
Qu
0,0 + 0,1
0,0 + 1,0
1,0 + 1,1
1
0,1 + 1,1
Flip Flop T:
Clk
Q
T
FF
T
47
Vctor M. Zumaeta
Este FF se obtiene del JK cuando sus entradas se conectan para dar una nica entrada
designada por T. el comportamiento es el siguiente:
0
T
0
1
Qu+1
Qu
Qu
0
1
0
1
1
3. Sntesis de sistemas secuenciales sincrnicos usando FF

Para la sntesis de SSS a travs de FF se parte de la descripcin formal del SSS (Diagrama o
tabla de transicin) con su conjunto de entrada {x}, de salida {z} y su conjunto de estados
internos {s}. Los pasos a seguir son los siguientes:
Asignacin de entradas y salidas: Se deben relacionar los conjuntos {x} y {z} con las
entradas y salidas fsicas de la sntesis.
- Nmero de cables de entrada (NCE): para calcular NCE, se debe tener en cuenta que
2NCE P, donde P es la cantidad de elementos del alfabeto de entrada de la MEF.
La asignacin se realiza de manera arbitraria y se especifica en una tabla. Para nuestro
ejemplo P = 3, de modo que NCE = 2 y la asignacin es la siguiente:
X2
0
0
1
1
X1
0
1
0
1
{X}
- Nmero de cables de salida (NCS): de manera equivalente a NCE, NCS se calcula bajo
la condicin 2NCS Q, con Q igual a la cantidad de elementos del alfabeto de salida. La
asignacin se realiza tambin de manera arbitraria mediante una tabla. Volviendo al
ejemplo, Q = 3, NCS = 2
Z2
0
0
1
1
Z1
0
1
0
1
{Z}
C
B
A
Asignacin de estados: Antes que nada se debe decidir el nmero de FF (NFF) que se
requieren para la sntesis. Teniendo en cuenta que por cada FF se tienen 2 estados, debe
emplearse que 2NFF R, donde R es la cantidad de estados de la MEF original.
La asignacin de estados se realiza de manera que exista una correspondencia biunvoca entre
el conjunto {s} y parte (o todo) del conjunto de estados posibles de los FF. No existe una regla
exacta para realizar la asignacin de estados, pero se pueden tener en cuenta las siguientes
recomendaciones:
- 2 estados que transicionan a un mismo estado, se les da asignaciones que difieren en un bit.
- 2 estados que provengan de un mismo estado reciben asignaciones que difieren en un bit.
48
Vctor M. Zumaeta
Volviendo al ejemplo, y llamando U al estado actual del 1 FF y V al estado actual del 2 FF,
la asignacin es la siguiente:
U
0
0
1
1
V
0
1
0
1
{S}
1
2
3
Eleccin de los FF: No hay una forma de elegir el tipo de FF, pero an as su eleccin
puede simplificar o no el diseo. Una vez elegido el FF, es conveniente trabajar con su tabla de
excitacin.
Para el ejemplo se eligen FF JK cuya tabla es:
Qu
0
0
1
1

Qu+1
0
1
0
1
J
0
1
1
0
Esquema de sntesis: en general es til un esquema para poner en evidencia las variables y
funciones en juego de la sntesis, la que ayuda a clarificar el panorama. Para el ejemplo, el
esquema es el siguiente:
Qu
FF
JK
Ju
Ku
Qv
FF
JK
Jv
Kv
V
U
X1
X2
Comb.
?
Z1
Z2
Es evidente que lo que queda por realizar es la sntesis de 6 funciones combinaciones de 4

variables de entrada. En realidad Z1 y Z2 son funciones slo de U y V, debido a que se parti de
una mquina de Moore.
Sntesis del circuito combinacional: Para este caso es conveniente realizar los 6 mapas de
Karnaugh para las funciones Z1, Z2, Ju, Ku, Jv, Ju. Antes de realizar esto, conviene redibujar el
diagrama de transicin de la MEF con las nuevas asignaciones de entrada, salida y de estados.
Anlisis de verificacin: una vez terminada la sntesis, se realiza un anlisis para eliminar
cualquier tipo de errores. La ms importante es analizar lo que sucede cuando el SSS entre en
un estado tomado como imposible. En estos casos, pueden resultar estados transitorios o
49
Vctor M. Zumaeta
aislados. Para el segundo caso se debe volver atrs en la sntesis y desechar alguna indiferencia
para forzar que los estados aislados se transformen en transitorios.
4. Elementos de memoria n-arios. Registros de desplazamiento

Un registro es un grupo de FF. Cada FF puede almacenar 1 bit de informacin. Un registro de
n-bits consiste en un grupo de n FF capaces de almacenar n bits de informacin binaria. Un
registro de desplazamiento es un registro de n-bits con una disposicin para desplazar sus datos
almacenados una posicin de bit en cada pulso de reloj. Un registro de entrada y salida serie es
el siguiente:
Sin
Clk
Clk
...
Sout
D
Clk
La entrada serie Sin especifica un nuevo bit que ser desplazado en un extremo para cada pulso
de reloj. Este bit aparece en la salida serie Sout despus de n pulsos de reloj y se pierde un pulso
mas tarde. De esta manera, un registro de n bits de entradas serie y salida serie, puede usarse para
retardar una seal n pulsos de reloj.
Un registro de desplazamiento de entrada serie y salida paralelo es el siguiente:
Clk
Sin
...
Q1
Q2
Q
Qn
Para cada pulso del reloj, el registro carga nuevos datos de las entradas D de cada FF, los
cuales van apareciendo en las salidas Q1, Q2,. hasta Qn, despus de n pulsos de reloj.
Comercialmente, se denomina Registro de desplazamiento universal, al registro que posee las
siguientes caractersticas:
D3
D2
D1
D0
LI
RI
Shift Register
4 bits
Ck
C0
Clear
C1
Q3
Q2
Q1
Q0
50
Vctor M. Zumaeta
Las entradas del dispositivo son las siguientes:

Control de despeje (Clear) para poner en ceros el registro
Una entrada de reloj (Clock) para sincronizar las operaciones
2 entradas de control C1 y C0 que permiten las siguientes operaciones:
- Desplazamiento a derecha (Shift + Right)
- Desplazamiento a izquierda (Shift + Left)
- Carga en paralelo que habilita las lneas de entrada asociada a la transferencia en
paralelo (D3, D2, D1, D0)
- Detencin del desplazamiento, la informacin del registro permanece como esta en
presencia del reloj.
C1
0
0
1
1
C0
0
1
0
1
Funcin
detencin
( )
despl. a der. ()
despl. a izq. ()
carga
2 entradas LI y RI que pueden usarse para la conexin en cascada con otros registros para
aumentar su longitud.
Existen 4 salidas Q0, Q1, Q2, Q3.
El uso mas comn de los registros de desplazamiento es la transformacin de informacin en
serie a paralelo y viceversa.
5. Elementos de memoria n-arios. Contadores

Un contador es un dispositivo con memoria que cambia de estado cada vez que recibe un pulso
de reloj y con salida que permite determinar el estado alcanzado luego de cada pulso. De este
modo el nmero de estados que el contador haya avanzado a partir de un estado considerado
como inicial, ser igual al nmero de pulsos recibidos, de modo que cuenta la cantidad de pulsos.
Un contador binario de n bits consiste en n FF, por lo que puede poseer hasta 2n estados
diferentes de manera que puede contar desde 0 a 2n-1.
Un contador sincrnico cuenta los pulsos de reloj, los cuales son recibidos por todas las
entradas Ck de los FF.
Ntese que el diagrama de transicin para cualquier contador debe tener la siguiente forma:
...
Donde la salida asociada al estado inicial es 0 y se va incrementando en 1 bit para cada estado
consecutivo.
Existen diferentes tipos de contadores que se diferencian segn las siguientes caractersticas:
Capacidad: esta dada por el mayor nmero al que llega el contador. Para un contador de
4 bits puede llegar a 15 si se trata de un contador binario, o de 0 a 9 si es un contador decimal.
51
Vctor M. Zumaeta
Direccin de la cuenta: los contadores pueden contar en diferente orden:

- Up: contador ascendente
- Down: contador descendente
- Up-Down: contador reversible (puede contar hacia arriba o hacia abajo)
Preset: los contadores pueden tener o no una entrada llamada preset para cargar datos
externos, es decir, para efectuar saltos entre estados no consecutivos. El preset puede ser
sincrnico o asincrnico.
Segn la salida:
- BCD
- Decimal
- Binario
Un contador universal de 4 bits es el siguiente:
D3
D2
D1
D0
C0
Cout
Contador
4 bits
Clock
Clear
Q3
Q2
Q1
C1
Cin
Q0
Las entradas del dispositivo son las siguientes:

Clock: recibe los pulsos de reloj
Clear: pone en cero todas las salidas (retorna al estado inicial). Es asincrnico
Cin: sirve para la conexin en cascada de varios contadores para aumentar su capacidad.
Cuando vale 0 el contador no cuenta.
2 entradas de control: C1, C0 que permiten realizar las siguientes operaciones:
- Detener la cuenta.
- Cuenta ascendente.
- Cuenta descendente.
- Carga de datos a travs de las entradas D0, D1, D2, D3.
C1
0
0
1
1
C0
0
1
0
1
Funcin
detiene cuenta
carga
Los valores de la cuenta se obtienen a travs de las salidas Q0, Q1, Q2 y Q3. Existe una salida
adicional Cout que en la conexin en cascada se conecta a la entrada Cin del prximo contador, la
cual se habilita cuando el contador alcanza la cuenta mxima.
6. Sntesis de SSS usando contadores

Para la sntesis de SSS a travs de contadores se parte de la descripcin formal del SSS o MEF,
preferentemente a travs de un diagrama de transicin con su conjunto de entrada {X}, de salida
{Z} y su conjunto de estados internos {S}. Supondremos que la capacidad del contador es lo
52
Vctor M. Zumaeta
suficientemente grande como para abarcar todos los estados de la MEF, pues en caso contrario,
el problema se resuelve conectando 2 o mas contadores en cascada. Para ilustrar el mtodo
tomamos el siguiente ejemplo y un contador universal binario de 4 bits.
1/1
1/1
0/0
B
0/1
0/1
D
1/0
1/1
C
1/0
0/1
0/1
E
Los pasos a seguir son los siguientes:

Asignacin de entradas y salidas
Asignacin de estados: es conveniente, ya que las funciones de control resultaran ms
simples, asignar los estados del SSS, tratando de que las transiciones coincidan con las naturales
del contador, es decir, con cuenta ascendente o descendente. Para que esto resulte fcil y visible
conviene trabajar con el diagrama de transicin teniendo en cuenta que el diagrama de
transicin de una contador posee la siguiente forma:
La asignacin de estados elegida para el ejemplo es la siguiente:

Q2
0
0
0
0
1
1
1
1
Q1
0
0
1
1
0
0
1
1
Q0
0
1
0
1
0
1
0
1
S
E
D
A
C
B
Ntese que Q3 no se usa pues slo

se necesitan 5 estados. D3 tampoco
es necesaria, por lo que se conecta a
0 o 1.
53
Vctor M. Zumaeta
Esquema de sntesis: en general, es til hacer el esquema de sntesis para poner en

evidencia las variables en juego, lo que puede clarificar el panorama:
Clock
Q3
Q0
Q1
C1
Contador
Q2
C0
D3
D2
D1
D0
Comb.
Z
Representacin y sntesis de las funciones: en el ejemplo es evidente que el circuito

combinacional consiste en 6 funciones D2, D1, D0, C0, C1 y Z de 4 entradas X, Q0, Q1 y Q2. La
forma mas adecuada para su representacin es una tabla de verdad que se va llenando lnea a
lnea. Una columna adicional que indica la funcin que debe cumplir el contador para cada
transicin se agrega a la tabla para facilitar el proceso.
Es conveniente ir marcando en el diagrama las transiciones que se van representando en la
tabla. La tabla resultante es la siguiente:
X
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
QA
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
QB
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
QC
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
C1
0
0
1
C0
1
1
1
DA
DB
DC
Z
1
1
0
1
1
0
1
0
1
0
0
1
0
1
1
1
0
1
1
0
1
0
Func
carga
carga
no cta
Carga
no cta
0
1
carga
no cta
54
Vctor M. Zumaeta
Anlisis de verificacin: es conveniente realizar el anlisis del circuito obtenido para

evitar errores y para analizar lo que sucede cuando el SSS cae en algn estado tomado como
imposible. En estos casos existen 2 posibilidades: que el estado resulte transitorio o aislado. En
el segundo caso, ser necesario hacer uso de la entrada clear o volver sobre la sntesis
modificando alguna condicin de indiferencia.
7. Sntesis de SSS usando registros de desplazamiento

Para la sntesis de SSS a travs de contadores se parte de la descripcin formal del SSS o MEF,
preferentemente a travs de un diagrama de transicin con su conjunto de entrada {X}, de salida
{Z} y su conjunto de estados internos {S}. Los pasos a seguir son los siguientes:
Asignacin de entradas y salidas
Asignacin de estados: se debe tratar en lo posible, para disminuir las funciones que
resultarn, de asignar los estados de tal forma que las transiciones coincidan con los
funcionamientos naturales del registro.
Esquema de sntesis: en general, es til hacer el esquema de sntesis para poner en
evidencia las variables en juego, lo que puede clarificar el panorama:
Representacin y sntesis de las funciones
Anlisis de verificacin: es conveniente realizar el anlisis del circuito obtenido para
evitar errores y para analizar lo que sucede cuando el SSS cae en algn estado tomado como
imposible. En estos casos existen 2 posibilidades: que el estado resulte transitorio o aislado. En
el segundo caso, ser necesario hacer uso de la entrada clear o volver sobre la sntesis
modificando alguna condicin de indiferencia.
8. Anlisis de SSS
El anlisis de SSS tiene por objetivo hallar el diagrama de transicin de la MEF partiendo del
circuito secuencial. Un circuito secuencial consta de un circuito combinacional retroalimentado a
travs de elementos de memoria.
Clock
Elementos
de Memoria
Su
Su+1
Sistema
Combinatorio
Entradas
(X u)
Salidas
(Z u)
En primer lugar se identifican los elementos de memoria y se reconocen todos los estados
posibles del sistema. Estos elementos pueden ser un conjunto de n Flip Flops, un contador de n
bits o un registro de n salidas. En todos estos casos el nmero de estados posibles de la MEF ser
2n .
Ser til contar con las reglas de funcionamiento de estos elementos de memoria para poder
conocer las transiciones entre estados.
Por otro lado, se debe realizar un anlisis del circuito combinacional. Puede ser til trabajar
con las formas algebraicas de cada funcin del circuito como tambin con la tabla de verdad.
55
Vctor M. Zumaeta
Una vez realizados estos pasos, se procede a analizar todos los estados posibles de la MEF.
Para esto se analiza cada estado y las transiciones que realiza para cada combinacin posible de
entrada. De esta manera se va completando el diagrama de transicin.
El anlisis SSS sirve para verificar el funcionamiento de cualquier SSS que hayamos
diseado, y para saber qu es lo que sucede con los estados tomados como no posibles durante la
sntesis. El anlisis tambin sirve para conocer el comportamiento de cualquier SSS dado.
9. Introduccin a la FPGA. Descripcin Interna

La integracin a muy grande escala (VLSI) abri las puertas a la implementacin de circuitos
digitales poderosos a bajo costo. Es posible la realizacin de chips especficos donde todas sus
partes estn cuidadosamente diseadas para un requerimiento especial. Otro tipo de chips menos
especficos como las celdas estndar y las MPGA (Mark Programmed Gale Arrays) han
posibilitado una forma ms fcil de disear y manufacturar circuitos integrados de aplicacin
especfico (ASICs). Estas tcnicas, sin embargo, son muy costosas (desde $ 20.000 a $ 200.000)
y pueden tomar meses para su produccin, lo que resulta viable slo para la produccin a gran
escala.
En la industria elctrica es vital la llegada al mercado de nuevos productos en el menor tiempo
posible. Adems es importante que el riesgo financiero del desarrollo de nuevos productos sea
limitado a modo de poder prototipear nuevas ideas.
Para estos propsitos surgieron las FPGAs (Field Programmed Gate Arrays) que proveen una
manufacturacin instantnea y muy bajos costos de prototipo (cerca de $ 100). Un dispositivo
programable en campo es un dispositivo cuya estructura lgica final puede ser configurada por el
usuario final.
Una FPGA consiste en un arreglo de elementos aislados que pueden ser conectados entre s de
manera general. Como en una PAL, las conexiones internas son programables por el usuario.
Para facilitar la implementacin de una gran variedad de circuitos, la FPGA debe ser lo ms
verstil posible.
Los elementos de la FPGA se denominan bloques lgicos (BL) y las conexiones internas se
llaman rutas de interconexin (RI).
Un esquema de una FPGA puede ser el siguiente:
BL
RI
Celdas
entrada/salida
Bloques Lgicos:
La estructura y contenido de un bloque lgico se denomina arquitectura. La arquitectura de
los bloques lgicos puede ser diseada de diferentes maneras. Algunos bloques lgicos pueden
56
Vctor M. Zumaeta
ser simples como una compuerta NAND de 2 entradas, mientras que otros pueden ser complejos
como Multiplexores, Registros e incluso estructuras parecidas a las PAL. La mayora de los
bloques lgicos contienen algn tipo de Flip Flop para la implementacin de circuitos
secuenciales.
Rutas de Interconexin:
La estructura y contenido de las conexiones internas de una FPGA se denominan arquitectura
de ruteo. La arquitectura de ruteo consiste tanto en conexiones simples (como cables) como en
interruptores programables. Estos interruptores pueden ser de distinto tipo: desde transistores de
paso, anti fusibles, transistores EPROM, transistores EEPROM, etc. Algunas FPGA ofrecen un
gran nmero de conexiones simples y otras ofrecen menos conexiones y ms complejas.
10. FPGA disponibles comercialmente

En los ltimos aos varias compaas se han dedicado al diseo de FPGAs aunque cada
producto tiene sus propias caractersticas, pueden ser clasificados en una de stas cuatro
categoras segn su estructura interna: arreglo simtrico, basado en filas, PLD jerrquico y mar
de compuertas.
BL
BL
RI
RI
Arreglo Simtrico
Basado en Filas
Bloque PLD
BL
RI superpuestos
con los BL
RI
Mar de Compuertas
PLD Jerrquico
Se define como elementos programables a las llaves que permiten la conexin entre los
caminos y entre los bloques lgicos. Estos elementos deben cumplir con las siguientes
caractersticas:
Debe ocupar la menor rea posible dentro del chip.
En ON debe tener baja resistencia y en OFF alta resistencia.
Baja capacitancia parsita.
Debe fabricarse en forma viable en gran nmero dentro de un mismo chip.
57
Vctor M. Zumaeta
Un FPGA tpico posee 10000 elementos programables con tecnologa CMOS estndar.
Algunos son reprogramables sin quitarlos de la placa de circuitos.
Las FPGA disponibles comercialmente se pueden clasificar segn su tecnologa de
programacin o segn su arquitectura de bloques.
Segn la tecnologa de programacin se diferencian las siguientes categoras:

Celdas SRAM
Antifusibles
Transistores EPROM
Transistores EEPROM
Segn su arquitectura de bloque lgico, se encuentran las siguientes clases:

Look up table
Basado en Multi
Bloques PLS
Compuertas NAND
Multiplexores y compuertas
Transistores pares
Las diferentes FPGAs combinan las 3 categoras nombradas. Por ejemplo, la compaa
ALTERA desarroll FPGAs con una estructura general de PLD jerrquica, con arquitectura de
bloques PLD y con tecnologa EPROM.
11. Flujo de diseo de una FPGA

Un circuito lgico puede ser implementado como una FPGA siguiendo una serie de pasos que
se ilustran mediante un flujo de diseo:
Entrada de Diseo
Optimizacin
Mapeo
Ubicacin
Ruteo
Programacin
de la unidad
Los pasos bsicos del flujo de diseo se describen a continuacin, pero pueden variar de
empresa a empresa segn el software destinado a la programacin de las diferentes FPGAs.
58
Vctor M. Zumaeta
1). Entrada de diseo: la descripcin del circuito lgico puede ser ingresada en la mayora
de los programas, de 3 maneras diferentes:
a. Editor grfico: se ingresa el esquemtico del circuito.
b. Editor de texto: se ingresa el diseo usando algn lenguaje de descripcin de hardware
(HDL).
c. Editor de formas de onda.
Para el ingreso del diseo se dispone de diferentes libreras de donde se pueden obtener los
diferentes bloques de construccin.
2). Compilacin del diseo: en la compilacin del diseo, el circuito integrado es traducido
al lenguaje especfico del software, el cual realiza la deteccin de errores. En esta etapa
del diseo se realiza el mapeo, que consiste en la conversin del circuito ingresado en
circuito de bloques lgicos, tratando de que le nmero de bloques sea mnimo.
3). Verificacin del diseo: se verifica el diseo logrado mediante una simulacin que
puede ser funcional (verifica el funcionamiento) o temporal (verifica los retardos).
4). Programacin de la unidad: configuracin final de la FPGA, lo que puede durar
minutos u horas.
59
Vctor M. Zumaeta
01.
02.
03.
04.
05.
06.
07.
08.
09.
10.
11.
12.
13.
14.
15.
16.
17.
18.
19.
20.
21.
MAX+PLUS II. Libreras.

MAX+PLUS II. Editor de texto.
MAX+PLUS II. Editor Grfico. Editor de formas de onda.
MAX+PLUS II. Editores auxiliares.
MAX+PLUS II. Procesamiento de un proyecto. Compilador. Simulador. Analizador
temporal.
UP Education Board. Descripcin. Caractersticas.
UP Education Board. Configuracin.
UP Education Board. Dispositivos de programacin. Caractersticas.
UP Education Board. Entradas y salidas.
RAM. Descripcin externa. Aplicaciones de RAM.
Microprocesadores. Definicin. Esquema bsico.
Canales (Buses) en los microprocesadores. Caractersticas.
Esquema bsico de un lazo de control.
Controladores digitales. Distintos tipos.
Ventajas de la lgica programable vs la lgica cableada.
PLC. Descripcin interna.
PLC. Compactos y modulares.
PLC. Tipos de entradas y salidas.
PLC. Lenguajes de programacin.
PLC. Funcionamiento interno.
PLC. Memorias del usuario: Tipos, Caractersticas.
1. Sistemas MAX+PLUS II. Libreras

Para la sntesis de circuitos lgicos con FPGA a travs del programa MAX+PLUSII existe una
variedad de libreras proporcionadas por el programa que contienen una gran variedad de
componentes lgicos, los cuales pueden ir desde los ms simple a los ms complejo. Existen dos
tipos de libreras: de recursos y de valor agregado:
Libreras de Recursos: Estas libreras contienen todos los dispositivos que pueden
implementarse en la FPGA. Segn su complejidad encontramos las siguientes libreras:
Prim (funciones primitivas): posee los bloques lgicos de construccin bsicos, como
compuertas AND, NAND, negadores, etc.
Mf (macro-funciones): incluye todos los dispositivos pertenecientes a la familia lgica
7400, los cuales pueden ser desde compuertas AND hasta multiplexores, contadores, etc.
Mega_lpm (librera de mdulos parametrizados): posee compuertas, componentes
aritmticos y componentes de almacenamiento, cuyos parmetros pueden ser asignados por el
usuario. Son las funciones mas verstiles y adaptables.
Libreras de valor Agregado: Altera proporciona libreras adicionales que el usuario puede
comprar para aumentar las capacidades del programa. Entre este tipo de libreras se encuentran:
Modelos negadores IP que el usuario puede probar antes de comprar.
AMPP (mega-funciones de programas asociados a altera): el usuario tambin puede crear
sus propias libreras a partir de proyectos creados con anterioridad.
60
Vctor M. Zumaeta
2. MAX+PLUS II. Editor de texto

El editor de texto permite el ingreso del diseo lgico al programa a travs de algn lenguaje
de descripcin de hardware llamado AHDL. Este lenguaje permite la descripcin del hardware a
travs de su comportamiento orientado para la definicin de sistemas lgicos y maquinas de
estado de gran complejidad. Se asemeja a los lenguajes de programacin de software de alto
nivel, pero con la diferencia de que las instrucciones se ejecutan en paralelo.
Un archivo AHDL incluye las siguientes secciones:
Titulo (opcional): consta de una nica lnea y no genera hardware. Es importante slo
para fines de documentacin.
Include (opcional): permite importar texto desde otros archivos en AHDL. Se puede usar
para incluir funciones de menor nivel.
Constant (opcional): permite definir un nombre simblico y asociarlo a un valor
constante.
Define (opcional): permite definir una funcin evaluable que devuelve un valor en base a
sus argumentos. No genera hardware.
Parameters (opcional): permite declarar parmetros que controlan la implementacin de
una mega-funcin o macro-funcin parametrizada. Los parmetros pueden ser nombres
definidos por el usuario o por Altera. Un parmetro solo puede ser usado luego de ser
declarado. No se permite referencias cruzadas.
Function Prototype (opcional): es la descripcin de una funcin.
Subdesing (opcional): declara tipo y nombre de las puertas de un diseo con formato .tdf.
Variable (opcional): se declaran las variables usadas en la seccin Logia para definir
lgica interna.
Logic: define las operaciones lgicas del .tdf. se compone de ecuaciones, expresiones y
referencias.
3. MAX+PLUS II. Editor Grfico. Editor de formas de onda

El editor grfico es una aplicacin de MAX+PLUSII que permite al usuario ingresar un diseo
lgico de manera grfica, componente a componente. Cada componente se ingresa como un
smbolo y puede ser elegido de cualquiera de las libreras disponibles. En el caso de los
componentes parametrizables, se pueden modificar sus parmetros a travs de una ventana de
dilogo en cualquiera momento del diseo.
Los elementos ingresados se pueden ubicar de cualquier manera en la hoja de diseo y se
pueden realizar todas las interconexiones necesarias a travs de lneas que puede representar uno
o ms cables segn su grosor.
Las entradas y salidas deben ingresarse como smbolos y se les debe asignar los nombres
correspondientes.
El editor de formas de onda es una aplicacin de MAX+PLUSII que puede cumplir 2
funciones: el ingreso de un diseo o la simulacin de un proyecto.
Para el ingreso de un diseo a travs del editor de formas de ondas, debe cuidarse que el
archivo sea guardado con extensin edf. En primer lugar se crean todas las entradas, salidas y
nodos internos necesarios para el diseo. A continuacin, se asigna valores a las entradas a travs
del tiempo y para cada instante se asigna la salida correspondiente a la combinacin de entrada
en ese instante.
Se pueden agrupar las entradas o las salidas de modo que sus valores puedan ser ingresados en
otro sistema de numeracin adems del binario (decimal, hexadecimal, octal).
61
Vctor M. Zumaeta
4. MAX+PLUS II. Editores auxiliares

El MAX+PLUSII dispone de 2 editores auxiliares:
Floorplan Editor.
Symbol Editor (editor de smbolos).

Floorplan editor: es una interfaz grfica para la vista y/o creacin de diversas asignaciones
una vez cumplido el proyecto. Las asignaciones son:
Asignacin de pines.
Asignacin de celdas lgicas.
Asignacin de opciones lgicas.
Asignacin de bloques.
El floorplan editor proporciona una vista grfica de las asignaciones actuales as como de los
resultados de la ltima compilacin a travs de 2 vistas diferentes:
Lab view: permite ver la estructura interna del dispositivo programado.
Device view: presenta la vista externa del dispositivo. Los pines asignados aparecen
coloreados y etiquetados, y los pines reservados aparecen en color negro.
Este editor puede usarse en modo slo lectura, para conocer las asignaciones del dispositivo; o
en modo editable, para modificar dichas asignaciones.
El editor de Smbolos: permite modificar los smbolos creados a travs del editor grfico.
Permite modificar el nombre de las entradas, especifican cuales variables se usan y cuales no,
etc.
5. MAX+PLUS II. Procesamiento de un proyecto. Compilador. Simulador.

Analizador temporal
Una vez ingresado el diseo de un proyecto, el procesamiento del mismo consiste bsicamente
de 3 pasos:
Compilacin.
Simulacin.
Anlisis Temporal.
El flujo de diseo es el siguiente:
62
Vctor M. Zumaeta
Compilacin: durante la Compilacin, el programa detecta errores de sintaxis, y algunos

errores comunes de diseo y traduce el diseo ingresado al lenguaje propio del software, creando
los archivos correspondientes. Existe 2 tipos de compilacin: funcional y temporal.
Compilacin Funcional: realiza el chequeo del diseo teniendo en cuenta su funcionamiento
de forma ideal, es decir, sin retardo. Durante el proceso se crea un archivo adicional para la
simulacin funcional.
Compilacin Temporal: es la compilacin final del diseo, pues tiene en cuenta el
funcionamiento real del proyecto. Durante esta compilacin se crean los siguientes archivos:
Archivos para la simulacin y anlisis temporal.
Archivos para la programacin del dispositivo.
Archivos para el mapeo y sntesis del dispositivo: durante esta compilacin tambin se
realiza la minimizacin del diseo y se chequean violaciones de diseo. Ante la deteccin de
errores, el compilador detiene la compilacin y se informa al usuario de los mismos a travs del
procesador de mensajes.
Simulacin: la simulacin del proyecto se realiza a travs del editor de formas de ondas. En
primer lugar, se incluyen todas las entradas y salidas e incluso los nodos internos necesarios del
diseo. A continuacin se asignan diferentes valores a las entradas. En el caso de tratarse de un
circuito secuencial, se da los valores correspondientes al clock, pudindose elegir el perodo.
Una vez realizado esto se hace correr el simulador.
En el editor de formas de ondas aparecern las salidas visibles slo si la compilacin realizada
fue temporal. De esta manera el usuario puede comprobar si su diseo cumple con los requisitos
del problema.
Anlisis Temporal: el anlisis temporal da la informacin acerca de los retardos del circuito.
El analizador temporal dispone de 3 formas de anlisis.
Registered Performance: calcula la mxima frecuencia que puede recibir el reloj interno.
Delay Malrex: calcula los retardos combinatorios entre las entradas y las salidas.
Setup/Hold Matrix: calcula el retardo entre las salidas y el clock para circuitos
secuenciales.
6. UP Education Board. Descripcin. Caractersticas

La UP Education Board es una placa de experimentacin autnoma basada en 2 funciones de
dispositivos de Altera: MAX7000 y FLEX10K.
El dispositivo EPM71285 de la familia MAX7000 se encuentra montado en un zcalo de 24
pines. El dispositivo EPF10K20 se encuentra soldado a la placa y posee 240 pines.
La placa contiene, adems los siguientes componentes:
Entrada DC-IN y RAW. La entrada DC-IN es la de 7 a 9V en 350mA como minimo. La
entrada RAW con dos orificios para una fuente de tensin sin regular.
Regulador de voltaje: se trata de un regulador 7805 que regula la entrada a 5V positivo.
Oscilador de cristal de 25175MHz: se encuentra conectado a la entrada global de reloj de
ambos dispositivos programables.
Ficha JTAG-IN: sirve para la conexin del cable ByteBlaster para la programacin de los
dispositivos
Recursos para el dispositivo EPM71285:
o Conectores hembras para acceder a los pines con seal.
o 2 switches push-buttons.
o 2 octales DIP switches.
o 16 leds.
63
Vctor M. Zumaeta
o 2 displays de 7 segmentos.
o Punto de expansin en 42 pines I/O y pines dedicados.
Recursos para el dispositivo EPF10K20:

o Zcalo para un dispositivo de configuracin EPC1.
o 2 switches push-buttons.
o 1 octal DIP switch.
o 2 displays de 7 segmentos.
o Puerto VGA.
o Puerto Mouse.
o 3 puertos de expansin cada uno en 42 pines y pines dedicados.
7. UP Education Board. Configuracin

La paca educacional puede ser configurada segn se desee programar el dispositivo
EPM71285, el dispositivo EPF10K20, o ambos dispositivos a la vez. Tambin existe la
posibilidad de conectar varias placas para la programacin conjunta de los dispositivos para la
implementacin de proyectos que superen las capacidades de una placa.
Para la configuracin de la placa, se dispone de 4 jampers: TDI, TDO, DEVICE y BOARD.
TDI
TDO
DEVICE
BOARD
C1
C1
C1
C1
C2
C2
C2
C2
C3
C3
C3
C3
Segn la posicin de estos jampers, la placa se configura segn alguna de las opciones antes
nombradas.
ACCION
Programacin
de EPM71285
Programacin
del EPF10K20
Programacin
de ambos
dispositivos
Conexin de
mltiples placas
TDI
TDO
DEVICE
BOARD
C1&C2
C1&C2
C1&C2
C1&C2
C2&C3
C2&C3
C1&C2
C1&C2
C2&C3
C1&C2
C2&C3
C1&C2
C1&C3
ABIERTO
C2&C3
C2&C3
Ntese que para la conexin de varias placas, la ltima placa debe configurarse como una placa
simple.
8. UP Education Board. Dispositivos de programacin. Caractersticas

La placa educacional contiene 2 dispositivos programables, el EPM71285 perteneciente a la
familia MAX7000 y el EPF10K20 perteneciente a la familia FLEX10K. Ambos dispositivos se
programan in-system con el cable ByteBlaster que hace de interfase entre la placa y el puerto
64
Vctor M. Zumaeta
paralelo de la PC. El dispositivo EPF10K20 puede configurarse tambin a travs de un

dispositivo de configuracin EPCA.
Dispositivo EPM71285:
Es un dispositivo de mediana densidad dentro de los de alta densidad de Altera.
Su capacidad es de 2500 compuertas.
Familia de alto rendimiento basado en elementos EEPROM.
Montado en un zcalo de 84 pines con encapsulado tipo PLCC.
Tiene 128 macro-celdas. Cada macro-celda contiene un arreglo programable AND con
OR fija en un registro configurable con clock, clear y preset.
Es ideal para sistemas combinacionales y secuenciales.
Dispositivo EPF10K20:
Es un dispositivo de alta densidad de Altera.
Esta basado en elementos reconfigurables SRAM.
Posee una capacidad de 20000 compuertas.
Se encuentra soldado a la placa en un encapsulado tipo RQFP de 240 pines.
Tiene 1152 elementos lgicos (E). Cada LE contiene 4 look-up tables, un flip flop
programable y seales dedicadas para funciones carry y cascada.
Es importante recalcar que el dispositivo EPF10K20 se basa en memoria voltil de modo
que es necesario reprogramarlo cada vez que se descarga. Esto no sucede con el dispositivo
EPM71285 ya que ste basa su programacin en tecnologa EEPROM.
9. UP Education Board. Entradas y salidas

Entradas de alimentacin:
CD-IN y RAW: la entrada CD-IN es de 7 a 9V en 350mA como mnimo. La entrada
RAW son dos orificios para conectar una fuente de tensin sin regular. Ambas entradas se
dirigen a un regulador de voltaje 7805 que regula la entrada a 5V positiva.
Entradas y Salidas de los dispositivos:
Conectores hembras para acceder a los pines con seal.
Conexin al cable ByteBlaster.
Zcalos DIP switches. Cada switch contiene 8 llaves del tipo ON-OFF activas en bajo
que se encienden a travs de un resistor de 10K. sirven para simular entradas.
La conexin se hace insertando un extremo del cable al conector hembra alineado con la
llave y el otro extremo al conector hembra del pin asignado del dispositivo deseado.
2 display de 7 segmentos: se conectan directamente al dispositivo. Son activos en bajo.
Cada segmento de cada display esta conectado a un pin fijo de uno de los dispositivos.
Puertos de expansin: cada uno tiene 42 pines I/O y pines dedicados.
El dispositivo EPM71285 posee adems 16 leds para simular salidas. Los leds son
activos en bajo y se encienden a travs de un resistor de 330ohms. La conexin se realiza
insertando un extremo del cable al conector hembra alineado con el led y el otro extremo al
conector hembra del pin asignado del EPM71285.
El dispositivo EPF10K20 cuenta con 2 puertos adicionales:
Puerto VGA: permite al EPF10K20 controlar un video monitor externo y general los
niveles de tensin para un VGA estndar.
Puerto Mouse: permite al EPF10K20 recibir datos de un mouse o de un teclado.
65
Vctor M. Zumaeta
10. RAM. Descripcin externa. Aplicaciones de RAM

La RAM consiste en un grupo de registros en los cuales se pueden almacenar palabras que
luego pueden ser ledas y modificadas. Por esta razn la RAM es una memoria de
lectura/escritura a diferencia de la ROM ya que no se necesitan hacer o deshacer conexiones para
escribir nuevas palabras.
La comunicacin entre la RAM y su ambiente se logra mediante lneas de entradas y salidas de
datos, lneas de seleccin de direccin y lneas de control que habilitan el funcionamiento del
dispositivo (CS) y especifican la direccin de transferencia (R/W). Las n lneas de entrada o
salida de datos proporcionan la informacin que se va almacenar o que sale de la memoria (n se
llama longitud de la palabra) las k lneas de direccionamiento proporcionan un nmero binario de
k bits que especifica una palabra particular elegida entre las 2k palabras disponibles de la
memoria.
Para realizar la operacin de escritura en una RAM se siguen los siguientes pasos:
1. Se aplica la direccin binaria de donde se desea almacenar la palabra.
2. Se aplican los bits de los datos que deben almacenarse en memoria a las lneas de
entrada/salida de datos.
3. Se activa el dispositivo (CS=0) y se activa la operacin de escritura (R/W=0).
Los pasos que deben realizarse para leer una palabra almacenada es la RAM son:
1. Aplicar la direccin binaria de la palabra deseada a las lneas de direccionamiento.
2. Se activa el dispositivo (CS=0) y se habilita la operacin de lectura (R/W=1)
3. La palabra deseada aparecer en las lneas de entrada/salida de datos.
Esquema Externo:
Clock
A0
(I/O)0
Lneas de
Direccionamiento
RAM
Ak-1
(I/O)n-1
Lneas
entrada/salida
de Datos
CS
R/W
Lneas de Control
La entrada clock permite la sincronizacin de las operaciones de la RAM, de modo que se

pueden escribir palabras en la RAM slo con la llegada del pulso de reloj y cuando se desee leer
una palabra, sta aparece a la salida.
Se pueden ampliar las capacidades de memoria de una RAM as como su longitud de palabra
mediante la conexin con otras RAM de la misma manera que con las ROM.
Las RAM se emplean como memoria primaria en las computadoras para almacenar programas
y datos de manera temporal.
Una desventaja de las RAM es que son voltiles, lo que significa que pierden toda la
informacin si se le corta el suministro de energa. Sin embargo superan a las ROM en el sentido
de que son memorias de lectura y escritura y son mucho ms rpidas. Por esta razn, las RAM
reemplazan a las ROM en casi todas sus aplicaciones, conectando una batera a la RAM que la
mantenga energizada de manera que no pierda la informacin.
66
Vctor M. Zumaeta
11. Microprocesadores. Definicin. Esquema bsico

Se define como procesador a un dispositivo capaz de recibir, decodificar y ejecutar
instrucciones provenientes de un programa almacenado en memoria para el procesamiento de
datos de la entrada y de memoria.
Un microprocesador es un procesador integrado en un chip que contiene todos los circuitos
lgicos necesarios para llevar a cabo las tareas de procesamiento de la informacin.
El microprocesador esta compuesto bsicamente por 3 secciones:
1. Unidad de Control: se encarga de recibir y decodificar instrucciones provenientes de
algn programa almacenado en memoria y de ejecutar las seales de control necesarias
para la ejecucin de estas instrucciones. Estas seales de control con transmitidas al
acumulador y a la ALU, encargados de la ejecucin. La unidad de control maneja tanto el
trfico de las instrucciones como el trfico de los datos que deben ser procesados. Estos
ltimos pueden provenir de la memoria o de la unidad de entrada.
2. Acumulador: se trata de un registro o un sistema de registros. El acumulador guarda o
retiene informacin proveniente de memoria o de la unidad de entrada que ser
modificada por la ALU al poco tiempo. Tambin puede almacenar resultados de la ALU
que deben seguir siendo procesados o que deben guardarse en memoria o dirigirse a la
salida. El acumulador decide de donde recibir la informacin que debe almacenar y a
donde debe mandarla.
3. ALU: se trata de la unidad aritmtica lgica, la verdadera ejecutora de los procesos y
modificaciones de los datos. Posee la capacidad de realizar un gran nmero de
operaciones lgicas y aritmticas. La ALU realiza operaciones segn las instrucciones
que recibe de la unidad de control con operando que puede recibir directamente de la
memoria, de la unidad de entrada o del acumulador. Los resultados que obtiene son
mandados al acumulador. El lugar de donde obtiene la informacin que debe procesar
tambin es indicada por la unidad de control.
Acumulador
RAM
ALU
Unidad de
Control
12. Canales (Buses) en los microprocesadores. Caractersticas

Los microprocesadores constituyen la parte ms importante de una computadora. Sin embargo,
necesita una serie de elementos perifricos para funcionar, ya que debe recibir las instrucciones
de algn programa, debe recibir los datos que debe procesar y debe volcar estos resultados de
alguna manera.
La estructura bsica de una computadora (CPU y elementos perifricos) es la siguiente:
67
Vctor M. Zumaeta
CPU
Memoria
I/O
Subsistema I/O (Entrada Salida): permite el intercambio de datos con el mundo externo.
Ejemplo impresora, monitor, etc.
Subsistema de Memoria: su objetivo es almacenar los datos a procesar y el programa con las
instrucciones que indican cmo procesar esos datos. Se trata generalmente de RAM y/o ROM.
CPU: es la unidad de control de procesamiento. Cuando se trata de un chip se habla de
microprocesador.
Estos tres elementos se encuentran interconectados a travs de buses o canales. Segn su
funcin se distingue en 3 tipos de buses:
Buses de Datos: es un bus de datos bidireccional por donde se transmiten los datos hacia
la CPU desde la memoria o el sistema de entrada, o desde la CPU para escribirse en memoria o
ser mostrada a la salida. Su ancho determina la longitud de palabra.
Bus de Direcciones: es el bus unidireccional del CPU a la memoria por el cual se indica
la direccin de memoria a leer o escribir.
Bus de Control: entre las lneas del bus de control se encuentran por ejemplo R/W que
indica si los datos deben leerse o escribirse en memoria, CS que habilita el funcionamiento del
CPU, reset, que devuelve el CPU a un estado inicial, el clock, que sincroniza las actividades de
todos los elementos que conforman la computadora, etc. Es decir, que el bus de control indica
que tipos de operaciones se est realizando con los datos.
13. Esquema bsico de un lazo de control

En toda accin por ms simple que sea, se puede distinguir la idea de un bucle o lazo:
Sensores
Controlador
Actuadores
Proceso
Este lazo esta formado por sensores que miden el proceso. Un Controlador que toma nota de lo
que le informan los Sensores y decide que rdenes enviar a los Actuadores para que acten
corrigiendo o no el Proceso.
Esta correccin sobre el Proceso ser observada por los Sensores que a su vez informarn al
Controlador.
Por ejemplo, el siguiente bucle es comn en nuestra vida diaria:
Estacionar el auto: Ojos (censan la distancia al cordn) Cerebro (procesa y decide qu hacer
con los brazos) Brazos (actan sobre el volante).
En este ejemplo el hombre es prcticamente el bucle. Con sus sentidos censa el proceso, con su
cerebro controla y con sus msculos acta.
68
Vctor M. Zumaeta
Cuando el hombre es reemplazado en la tarea que a veces es rutinaria o peligrosa, por algn
mecanismo, entonces se dice que existe un control automtico o automatismo.
Clasificacin:
Automatismo
Analgico
Digital
Electromecnicos
Neumticos
Hidrulicos
Electrnicos
14. Controladores digitales. Distintos tipos

Se puede usar una primera clasificacin entre los controladores, teniendo en cuenta la forma en
que trabajan. As podemos distinguir entre controladores Analgicos y controladores Digitales.
Esta diferencia se basa en la forma en que reciben y envan las seales.
Debido al fuerte avance de la electrnica en la parte digital, se estn haciendo cada vez ms
comunes los equipos digitales.
Los controladores digitales se clasifican en dos grandes grupos: los que usan lgica cableada y
los que usan lgica programable.
En los diseos antiguos o en los actuales muy simples encontramos controladores lgicos
cableados a los cuales los podemos distinguir por sus grandes armados, cubiertos de relays,
interconectados por numerosos cables. Si se deba dar de baja al controlador por cambio de
planes, era despiezado y sus componentes principales quedaban como repuestos usados para
otros equipos similares.
Con la invencin del transistor en la dcada de los 50 y de los circuitos integrados en la de los
80, la electrnica industrial tiene un gran avance y los controladores digitales fueron ms
confiables. En los aos 70 se invent el microprocesador y produjo una revolucin en nuestras
vidas.
Los controladores digitales que usan lgica programada se caracterizan por la sencillez de su
cableado. Por algn lado se introduce el programa de control y el sistema est listo para
funcionar. Si se desea que cumpla con otra funcin basta con cambiar el programa.
Autmata
Programable
(PLC)
Computadora
Lgica Programable
Microprocesador
Microcontrolado
r
69
Vctor M. Zumaeta
15. Ventajas de la lgica programable vs la lgica cableada

Se puede hablar de las siguientes ventajas del uso de los PLC frente a lgica cableada antigua:
Menor tiempo empleado en la elaboracin del proyecto.
Posibilidad de introducir modificaciones sin cambiar el cableado ni aadir elementos.
Reducido espacio de ocupacin.
Menor costo de mano de obra de instalacin.
Menor tiempo para la puesta en funcionamiento, al quedar reducido el de cableado.
Posibilidad de controlar varias mquinas con el mismo autmata.
Economa de mantenimiento.
Si por una razn la mquina queda fuera de servicio, el PLC sigue siendo til para otra
mquina o sistema de produccin.
Como es una tecnologa que sigue evolucionando, seguramente este listado se incrementar da
a da.
16. PLC. Descripcin interna

Podemos distinguir cinco bloques en la estructura interna de los Autmatas Programables, que
pasaremos a describirlos:
S
e
n
s
o
r
e
s
E
n
t
r
a
d
a
s
Fuente de Alimentacin
Unidad Central de
Procesamiento (CPU)
Interfaces
Programador
S
a
l
i
d
a
s
A
c
t
u
a
d
o
r
e
s
Perifricos
PLC, PC,
Impresora,
Etc.
Bloque de Entradas: En l se reciben las seales que proceden de los sensores. Estas son
adaptadas y codificadas de forma tal que sean comprendidas por la CPU. Tambin tiene como
misin proteger los circuitos electrnicos internos del PLC, realizando una separacin elctrica
entre stos y los sensores.
Bloque de Salidas: Trabaja de forma inversa al anterior. Interpreta las rdenes de la
CPU, las descodifica y las amplifica para enviarlas a los actuadores. Tambin tiene una
interface para aislar la salida de los circuitos internos.
Unidad Central de Procesamiento (CPU): En ella reside la inteligencia del sistema. En
funcin de las instrucciones del usuario (programa) y los valores de las entradas, activa las
salidas.
Fuente de Alimentacin: Su misin es adaptar la tensin de red (220V/50Hz) a los
valores necesarios para los dispositivos electrnicos internos (generalmente 24Vcc y 5Vcc).
70
Vctor M. Zumaeta
Interfaces: Son los canales de comunicacin con el exterior. Por ejemplo con:
los equipos de programacin
otros autmatas.
computadoras.
etc..
17. PLC. Compactos y modulares

La Estructura externa se refiere al aspecto fsico exterior del PLC. Actualmente en el mercado
existen dos tendencias:
Diseo compacto: En un solo bloque residen todos sus elementos (fuente, CPU,
entradas/salidas, interfaces, etc.). Tienen la ventaja de ser generalmente ms baratos y su
principal desventaja es que no siempre es posible ampliarlos.
Diseo modular: Los distintos elementos se presentan en mdulos con grandes

posibilidades de configuracin de acuerdo a las necesidades del usuario. Una estructura muy
popular es tener en un bloque la CPU, la memoria, las interfaces y la fuente. En bloques
separados las unidades de entrada/salida que pueden ser ampliadas segn necesidades.
+
+
+
+
18. PLC. Tipos de entradas y salidas

Unidades de Entrada: Son los dispositivos bsicos por donde llega la informacin de los
sensores. Vienen con distintas posibilidades:
Analgicas. Se deben usar cuando la entrada corresponde a una medida de por ejemplo:
temperatura, presin, etc. En su interior tienen un dispositivo que convierte la seal analgica a
digital (conversor A/D). Vienen en distintos rangos de tensin e intensidad. (por ejemplo 0 a
10V, 0 a +- 10V, 4 a 20 mA, etc.). La resolucin puede ser de 8 o 12 bits.
Digitales. Son las ms utilizadas y corresponde a seales todo/nada. O sea la presencia o
no de una tensin (por ejemplo de fines de carrera, termostatos, pulsadores, etc.). Esta tensin
puede ser alterna ( 0-220V, 0-110V) o continua (generalmente 0-24V).
Unidades de Salida: Son los bloques bsicos que excitarn los actuadores. Al igual que las
entradas pueden ser analgicas o digitales:
Analgicas. Se deben usar cuando el actuador que se debe activar es analgico (por
ejemplo una vlvula modulante, un variador de velocidad, etc.). En este caso se dispone de un
71
Vctor M. Zumaeta
dispositivo interno que realiza el proceso inverso al de las entradas analgicas, un conversor
D/A.
Digitales. Vienen de tres tipos. Con salida a triac, a rel o a transistor. En el primer caso
es exclusivamente para corriente alterna. En el segundo puede ser para continua o alterna. En el
caso de salida a transistor es exclusivamente para continua. Soportan en todos los casos
corrientes entre 0,5 y 2 A.
19. PLC. Lenguajes de programacin

Son las reglas por las cules se le escribe el programa al PLC. Es ms bien una caracterstica
del dispositivo programador. Existen diferentes lenguajes que el usuario puede elegir de acuerdo
a su gusto o experiencia.
Listado de instrucciones: Como su nombre lo indica se trata de introducir una lista de
instrucciones que debe cumplir el autmata.
Con smbolos lgicos: La programacin se realiza usando smbolos similares a los que
vimos para las compuertas lgicas.
Con smbolos de contactos: Es el ms popular y la programacin se lleva a cabo usando
redes de contactos (ladder).
20. PLC. Funcionamiento interno

En la figura que se muestra a continuacin, se describe esquemticamente el funcionamiento
de un PLC. En ella podemos distinguir una secuencia que cumple a la puesta en marcha, dnde
realiza un autotest para verificar sus conexiones con el exterior (por ejemplo si tiene conectado
algn dispositivo de programacin. Adems dentro de este mismo proceso coloca todas las
salidas a 0. Luego entra en un ciclo que comienza leyendo y fijando (fotografiando) el valor de
las entradas (hasta que vuelva a pasar por esta etapa no detectar cualquier variacin en ellas).
A continuacin comienza a cumplir instruccin por instruccin del programa (ejecucin). Con
los resultados que va obteniendo arma, internamente, una imagen de lo que va a ser la salida.
Una vez que llega al final del programa recin transfiere esa imagen a los bornes de la salida
(actualiza salidas). Cumplida esta tarea, realiza una nueva prueba interna, y vuelve a cargar las
entradas y as sucesivamente.
Arranque
Autotest
Inicial
Lee Entradas
Ejecuta Programa
Autotest
Ciclo
Actualiza Salidas
72
Vctor M. Zumaeta
El tiempo que demora en recorrer el ciclo de trabajo, depende del tamao del programa
(cantidad de instrucciones) pero es muy pequeo, del orden de los milisegundos.
21. PLC. Memorias del usuario: Tipos, Caractersticas

Llamamos memoria a cualquier dispositivo que nos permita guardar las instrucciones escritas
por el programador. Su capacidad de almacenamiento se mide en Kbyte o en Mbyte y est
relacionada con el tamao mximo del programa que podemos escribir.
En la mayora de los casos estn diseadas con elementos electrnicos. Se distinguen varios
tipos:
PROM (Programmable Read Only Memory). Memorias para ser ledas nicamente.
Permiten ser programadas una sola vez. Normalmente se usan para automatismos de equipos
fabricados en serie. Ante una falta de energa mantienen su contenido.
EPROM: Son iguales a las anteriores, pero est permitido borrar su contenido para
reprogramarlas. El borrado se realiza por la aplicacin de luz ultravioleta, a travs de una
ventanilla de cuarzo en su encapsulado.
EEPROM: Iguales a las anteriores pero el borrado se realiza por la aplicacin de seales
elctricas.
RAM (Random Access Memory): O memorias de acceso aleatorio. Est permitido
escribirlas y borrarlas elctricamente. Su lectura y escritura son muy veloces. Ante una falta de
energa su contenido se pierde, por lo que deben usarse alimentadas con pilas de Litio (duracin
de la pila ms o menos 5 aos).
Estas dos ltimas son las ms usadas en la actualidad.
73
Vctor M. Zumaeta
ndice
Evaluativo 1 ...................................................................................................................................1
Evaluativo 2 .................................................................................................................................11
Evaluativo 3 .................................................................................................................................18
Evaluativo 4 .................................................................................................................................32
Evaluativo 5 .................................................................................................................................45
Evaluativo 6 .................................................................................................................................60
74

Resumen Teorico PDF

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Resumen Teorico PDF

Diunggah oleh

Hak Cipta:

Format Tersedia

Vctor M.

Diseo Lgico I - Teora

Diseo Lgico I - Teora

2. Conversiones entre sistemas de numeracin

De cualquier base a base decimal y viceversa.

(82A)16= 10 x 160 + 2 x 161 + 8 x 162 = (2090)10

Diseo Lgico I - Teora

4. Representacin de nmeros binarios negativos

b3: bit de signo. Si b3 = 0, entonces el nmero es positivo. Si b3 = 1, el nmero es negativo.

Diseo Lgico I - Teora

Complemento a 2: El complemento a 2 es lo que le falta al nmero binario para rebalsar el

5. Cdigos: BCD, Gray

Reflejo y cambio la ltima columna por 1

Cdigo ASCII: cdigo estndar americano para intercambio de informacin. Representa

Diseo Lgico I - Teora

6. Operadores de Boole. Propiedades

Diseo Lgico I - Teora

7. Funciones especiales de Boole

La forma de representar grficamente esta funcin es mediante el smbolo:

Por la forma de la funcin, se cumplen las siguientes propiedades:

La funcin No OR-Exclusiva tambin conocida como Funcin Coincidencia, est definida

Posee las mismas propiedades que la funcin OR-Exclusiva.

Diseo Lgico I - Teora

Las dems implementaciones utilizando esta funcin son:

a+b = a+b = a.b

La funcin NOR es una disyuncin combinada con negacin:

Las dems implementaciones utilizando esta funcin son:

Diseo Lgico I - Teora

a.b = a.b = a+b

8. Representacin de las funciones de Boole: Tabla de verdad. Imgen

9. Representacin de las funciones de Boole: Formas Cannicas. Forma S

Diseo Lgico I - Teora

Forma S (Sumatoria o ): esta forma consiste en escribir en nmeros decimales y entre

10. Representacin de las funciones de Boole: Mapa de Karnaugh. Con

Pulsador Normal Abierto (se cierra al accionar)

Se simbolizan de la siguiente forma:

Diseo Lgico I - Teora

11. Representacin de las funciones de Boole: Formas Cannicas. Con

(Hacer un ejemplo cualquiera)

Diseo Lgico I - Teora

Minimizacin de las Funciones de Boole con Mapas de Karnaugh.

1. Minimizacin de las Funciones de Boole con Mapas de Karnaugh

2. Minimizacin de las Funciones de Boole con Algoritmo de Quine y Mc

Diseo Lgico I - Teora

La primer subtabla tiene 2 columnas, el peso y el nmero decimal. Se denomina peso a la

Diseo Lgico I - Teora

5. Sntesis de sistemas combinatorios con compuertas NOR y NAND

Diseo Lgico I - Teora

a+b = a+b = a.b

Diseo Lgico I - Teora

6. Sntesis de sistemas combinatorios con compuertas XOR

En el ejemplo puede verse que cuando F y G coinciden en un 1, corresponde un 1 en H1 y una

7. Formas comerciales de compuertas con SSI. Costo de una Sntesis

Diseo Lgico I - Teora

8. Carreras de sistemas combinatorios. Retardos. Solucin

9. Anlisis de sistemas combinatorios

Diseo Lgico I - Teora

Por sustitucin repetida de funciones previamente definidas, obtenga las funciones

Diseo Lgico I - Teora

Compuertas de tres estados. Definicin. Aplicaciones.

1. Compuertas de tres estados. Definicin. Aplicaciones

Diseo Lgico I - Teora

2. Sumadores series y sumadores paralelos. Sumadores con anticipo del