UNIVERSIDADE FEDERAL DE CAMPINA GRANDE

CENTRO DE ENGENHARIA ELTRICA E INFORMTICA

UNIDADE ACADMICA DE ENGENHARIA ELTRICA

Desenvolvimento de um Sistema de Testes

Micro-controlado para Rels Industriais

Trabalho de Concluso de Curso

Aluno: Davi de Andrade Lima Castro

Orientadora: Maria de Ftima Queiroz Vieira

Campina Grande
Abril de 2009

UNIVERSIDADE FEDERAL DE CAMPINA GRANDE

CENTRO DE ENGENHARIA ELTRICA E INFORMTICA
UNIDADE ACADEMICA DE ENGENHARIA ELTRICA

Desenvolvimento de um Sistema de Testes

Micro-controlado para Rels Industriais

Trabalho de Concluso de Curso apresentado ao Curso de Graduao em

Engenharia Eltrica da Universidade Federal de Campina Grande, em
cumprimento parcial s exigncias para obteno do Grau de Engenheiro
Eletricista.

_________________________________________

Davi de Andrade Lima Castro

Aluno

_________________________________________

Maria de Ftima Queiroz Vieira

Orientadora

Campina Grande
Abril de 2009

Agradecimentos

A todas as pessoas da empresa TRON Controles Eltricos, em especial ao pessoal da

Engenharia de Hardware: Sato, Kleber e Alex.
professora Ftima: pela orientao na elaborao deste relatrio
Aos Jogos Eletrnicos: pelo despertar da Curiosidade e Interesse pela Engenharia Eltrica.
Ao Transistor: A Piece of Silicon with Three Wires that Has Changed the World.
Aos companheiros de curso. E aos amigos de Campina Grande.
tia Marlene e sua famlia: Beto, Suely, Jnior, Teresa e netos.
minha famlia, em especial ao meu irmo Thiago.
minha querida Paulinha.
E., D., A.V.P.S.M.Q.P.

Sumrio
1.

INTRODUO .....................................................................................................1

2.

OS RELES ...........................................................................................................3

2.1.

Conceitos e Elementos Bsicos ............................................................................................................... 3

2.2.

Os Rels da TRON .................................................................................................................................. 7

3.
3.1.

A JIGA DE TESTES ..........................................................................................11

Critrios e Requisitos Iniciais............................................................................................................... 11

3.2.
Especificaes Gerais ............................................................................................................................ 12
3.2.1. Relacionadas ao Hardware................................................................................................................. 12
3.2.2. Relacionadas ao Firmware ................................................................................................................. 13
3.2.3. Relacionadas Interface Humano Mquina ....................................................................................... 13
3.3.
Mdulos de Hardware ........................................................................................................................... 14
3.3.1. Fontes de Alimentao ....................................................................................................................... 15
3.3.2. Leitura dos Contatos........................................................................................................................... 16
3.3.3. Multiplexaco das Leituras dos Contatos ........................................................................................... 18
3.3.4. Intercomunicao ............................................................................................................................... 19
3.3.5. Simulao dos Eletrodos .................................................................................................................... 20
3.3.6. Micro-controlador .............................................................................................................................. 22
3.3.7. Circuitos da IHM................................................................................................................................ 22
3.4.
Mdulos do Firmware ........................................................................................................................... 27
3.4.1. Rotina de Testes e Resultados ............................................................................................................ 28
3.4.2. Leituras dos Contatos e Multiplexao .............................................................................................. 29
3.4.3. Simulao dos Eletrodos .................................................................................................................... 29
3.4.4. IHM .................................................................................................................................................... 30
3.4.5. Gerenciamento Principal .................................................................................................................... 33
3.4.6. Intercomunicao ............................................................................................................................... 33
3.5.
Interface Humano Mquina................................................................................................................. 36
3.5.1. Etiqueta Frontal .................................................................................................................................. 36
3.5.2. Menus e Telas Informativas do Display ............................................................................................. 38
3.6.

4.

O Projeto em Nmeros ......................................................................................................................... 41

VALIDAO E TESTES....................................................................................42

4.1.

Testes e Validao dos Mdulos de Hardware .................................................................................... 42

4.2.

Testes e Validao dos Mdulos de Firmware .................................................................................... 43

4.3.

Validao Final em Campo .................................................................................................................. 44

5.

CONSIDERAES FINAIS...............................................................................46

BIBLIOGRAFIA / REFERNCIAS............................................................................47

ANEXO A LAYOUTS DAS PLACAS DE CIRCUITO IMPRESSO.........................48

Trabalho de Concluso de Curso

1.

Introduo
Este relatrio tem como objetivo descrever um dos projetos desenvolvidos pelo aluno

durante o Estgio Integral realizado na empresa TRON Controles Eltricos entre os meses de
Abril e Dezembro de 2008.
As principais atividades da empresa TRON so o Desenvolvimento e a Fabricao de
solues para Automao Industrial. Dentre estas solues esto as linhas de Rels
Industriais, que so as linhas de Tempo, Proteo e Nvel. Neste trabalho, o termo Rels
Industriais refere-se s solues j prontas para uso na Automao Industrial ou outros tipos
de automao.
Uma das etapas finais na fabricao de qualquer produto produzido pela TRON a etapa
de testes, aonde o produto acabado ser posto em funcionamento para ento ser verificado se
este est funcionando dentro das especificaes tcnicas. Esses testes so realizados com o
auxlio de aparelhos chamados na empresa de Jigas. Estas Jigas so desenvolvidas na prpria
empresa, pois se tratam de aparelhos bastante especficos.
Em sua maior parte, essas Jigas so aparelhos simples, compostos muitas vezes apenas de
elementos passivos como chaves, potencimetros, entre outros, e que so capazes de testar em
mdia apenas duas peas por vez. A nica exceo, antes do projeto desenvolvido, era a Jiga
de Tempo, feita para testar os Rels de Tempo e que possui um computador PC como
elemento principal.
Existe uma grande demanda por novas Jigas, capazes de testar de forma automtica vrias
peas de uma mesma linha ao mesmo tempo, trazendo mais produtividade e confiabilidade ao
processo. Foi ento atribuda ao aluno a tarefa de desenvolver uma nova Jiga, que seria capaz
de testar os Rels da Linha de Nvel, chamada ento de Jiga de Nvel.
O desenvolvimento deste projeto iniciou-se a partir da anlise dos requisitos iniciais
passados pela empresa. Destes requisitos determinaram-se as especificaes para ento
desenvolver os mdulos de hardware e softwares necessrios a atender estes requisitos. Todo
o projeto foi acompanhado e orientado pelo engenheiro Eduardo Sato, Diretor de Tecnologia
e responsvel pelo setor de Engenharia de Desenvolvimento. O Fluxo de Trabalho proposto e
seguido est ilustrado na Figura 1.
Os captulos a seguir descrevem os diversos mdulos que compem a Jiga de Nvel,
contendo tambm informaes gerais sobre rels e suas aplicaes e informaes especficas
sobre os rels fabricados pela empresa TRON.

Trabalho de Concluso de Curso

Figura 1 - Fluxo de Trabalho

Trabalho de Concluso de Curso

2.

Os Rels
O rel eltrico um dos dispositivos mais freqentemente utilizados em sistemas eltricos

e eletrnicos modernos. Ele pode ser encontrado em carros, mquinas de lavar, fornos de
microondas, em equipamentos mdicos, assim como em tanques, aeronaves e navios.
Praticamente nenhuma indstria funcionaria sem rels. Em alguns sistemas de controle
automatizados da indstria, o nmero de rels estimado em centenas e at em milhares. Na
indstria de gerao de energia, nenhum dispositivo de potncia entra em operao sem rels
especiais de proteo (GUREVICH, 2006).

2.1.

Conceitos e Elementos Bsicos

De fato, os rels eltricos so to utilizados e possuem tantas variaes e aplicaes, que o

prprio termo rel muitas vezes no basta para representar completamente algum
dispositivo em questo. Por exemplo, quando um profissional da rea de proteo de sistemas
eltricos de alta potncia utiliza este termo, ele pode estar fazendo referncia aos grandes e
complexos rels de proteo que so comumente utilizados nesta rea. Um profissional da
rea de automao industrial geralmente estaria fazendo referncia a dispositivos bem
menores e com funes bem mais simples que so os geralmente utilizados em automao,
como por exemplo, os rels de nvel que sero vistos adiate. J outro profissional, da rea de
desenvolvimento de sistemas embarcados, por exemplo, provavelmente utilizaria o termo para
referenciar a um dispositivo ainda mais elementar, como o mostrado na Figura 5, que
utilizado por esses profissionais como mais um componente na composio de um sistema
eltrico-eletrnico, assim como capacitores, resistores e etc.
Apesar de o termo ser aplicvel para os exemplos dados acima, no h dvidas que
existem diferenas bastante considerveis entre os tipos de rels exemplificados, de forma que
muitas vezes para identificar precisamente cada tipo necessrio saber do contexto no qual o
termo rel est sendo utilizado. Torna-se interessante ento identificar o rel em sua forma
mais elementar, encontrada nas mais variadas solues ao qual o termo rel se refere.
Essencialmente, o rel um dispositivo que torna possvel o acionamento da conduo de
um dado sinal eltrico a partir de outro sinal eltrico, ao mesmo tempo em que mantm estes
sinais galvanicamente isolados um do outro. O sinal eltrico cuja conduo controlada pode
ser visto como o Sinal de Sada enquanto que o sinal eltrico que controla pode ser visto

Trabalho de Concluso de Curso

como o Sinal de Entrada. Uma das principais propriedades dos rels a de que o Sinal de
Sada pode ser vrias vezes mais potente do que o Sinal de Entrada, e exatamente esta
propriedade, juntamente com a isolao galvnica, que faz do rel um dispositivo to popular
e importante.
Do ponto de vista do princpio de operao os rels podem ser classificados em dois
grandes grupos: os Eletromagnticos e os de Estado Slido. A Figura 2 ilustra os principais
elementos que compe um rel eletromagntico simples, j a Figura 4 mostra um rel
eletromagntico real com o seu interior mostra. J os rels de Estado Slido so dispositivos
formados por semicondutores e que operam de acordo com a fsica de estado slido dos
materiais semicondutores, assim como os transistores, tiristores e outros dispositivos.

Figura 2 Elementos Principais de um Rel Eletromagntico

Como uma conseqncia natural da ampla rea de aplicao dos rels, existe uma
infinidade de tipos e modelos diferentes destes, com diversas variaes, por exemplo, na

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construo e fabricao, nos materiais utilizados, no tamanho fsico, na capacidade de

conduo, nas caractersticas de isolamento, na quantidade e tipo dos contatos (Figura 3), e
etc. Discutir sobre esta diversidade de rels est muito alm do escopo deste relatrio.

Figura 3 Representaes de Quatro Tipos de Contatos Diferentes

O que importante perceber que todos os dispositivos aos quais o termo rel se refere
possuem, no mnimo, as caractersticas e funes citadas, sendo que alguns tambm possuem
outros elementos agregados de forma a realizar alguma outra funo, adequando a utilizao
do rel para uma aplicao especfica.
Como exemplo, podemos citar os prprios Rels de Nvel da TRON, que j esto prontos
para serem utilizados em campo, pois alm de possurem as caractersticas elementares que
qualquer rel possui, eles possuem outras funes agregadas, prprias para o controle de nvel
de lquidos em reservatrios, como ser visto na prxima seo.
Basicamente o trabalho da TRON no desenvolvimento da sua linha de rels, foi o de
agregar mdulos ao rel-bsico, tais como os das Figuras Figura 4 e Figura 5, de forma a
compor a soluo completa. Desta forma importante observar que assim como a TRON no
fabrica os diversos componentes eltricos e eletrnicos, por exemplo, ela tambm no fabrica
o rel-bsico, ela compra de outros fabricantes e integra-o em suas solues.
Conseqentemente, a funo da etapa final de testes existente na empresa no a de testar
isoladamente o rel-bsico, pois isto j foi feito pelo seu fabricante, mas sim de testar a
soluo como um todo.

Trabalho de Concluso de Curso

Figura 4 - Interior de um Rel Eletromecnico para Uso em Placas de Circuito Impresso

Figura 5 - Exemplo de um Rel para Uso em Placas de Circuito Impresso

Trabalho de Concluso de Curso

2.2.

Os Rels da TRON

A TRON possui trs grandes linhas de rels, cada uma destinada a um grupo de
aplicaes, estas so: Tempo, Nvel e Proteo. A diferena essencial entre os rels de linhas
diferentes est na Lgica de Acionamento, ou seja, est nas condies que precisam ser
atendidas para que cada um atue. Estas condies podem ser vistas como variveis de entrada
de cada rel, aonde o rel ir atuar dependendo delas.

Figura 6 - Trs Modelos de Rels de Nvel: REL, REP e RES

Como exemplo, podemos citar um rel de Falta de Fase da linha de Proteo. Este rel ir
atuar dependendo das condies das fases trifsicas de alimentao, caso algum problema
ocorra com alguma destas fases, o rel ir perceber isso e ir modificar o estado dos seus
contatos de sada. Temos ento que as variveis de entrada deste rel so medies das fases
trifsicas da alimentao.
Os rels de nvel tm como variveis de entrada o nvel informado pelos seus Sensores,
que no caso so Eletrodos. Esses eletrodos ficam com suas hastes metlicas submersas no
lquido condutor. Para a deteco de um nvel so necessrios dois eletrodos (duas hastes),
uma das hastes, chamada de Eletrodo de Referncia, energizada com uma tenso alternada
de aproximadamente 24Vca e a outra haste, chamada de Eletrodo Superior ou Inferior e que
est prxima da haste de referncia, serve para fechar o circuito atravs da conduo de
corrente eltrica que se d pelo prprio lquido. A Figura 7 mostra um Sensor de Nvel com

Trabalho de Concluso de Curso

trs eletrodos (hastes), utilizvel com os rels de nvel da TRON, as hastes podem ter
comprimentos diferentes, de forma a adequar o uso do sensor a diferentes situaes.

Figura 7 - Exemplo de um Sensor de Nvel com Trs Eletrodos (Hastes) Utilizvel com os Rels de Nvel

Quando isto acontece, temos que para o rel o lquido agora pode ser visto como uma
simples resistncia que foi adicionada ao seu circuito. Ele assim ir saber que o nvel do
reservatrio j alcanou o nvel que os eletrodos esto. Em outras palavras, se a impedncia
vista pelo rel for, relativa sensibilidade ajustada, pequena, ento existe lquido presente e o
nvel j atingiu o nvel daqueles eletrodos, caso a impedncia vista for, tambm relativa
sensibilidade ajustada, grande, ento quer dizer que os eletrodos esto em vazio e no h
lquido para fechar o circuito.
O ajuste de sensibilidade serve para adequar o rel para uso em diferentes tipos de lquido,
cada um com uma condutividade diferente. Todos os modelos possuem esse ajuste de
sensibilidade que vai de 0 a 100 k para a grande maioria. Este ajuste feito na parte frontal
do aparalho e pode ser visto na Figura 6.
No caso do Controle a Dois Nveis, como mostrado na Figura 8, necessrio trs
eletrodos, o Eletrodo Superior (ES), que aponta o Nvel Mximo, o Eletrodo Inferior (EI), que
aponta o Nvel Mnimo e o Eletrodo de Referncia (ER), que deve estar em um nvel mais
baixo do que os outros dois eletrodos. Temos ento a deteco de dois nveis, o Nvel
Superior e o Inferior, e de acordo com o estado destes dois nveis o Rel de Nvel ir alterar o
estado dos seus contatos de sada.
Em aplicaes simples, os objetivos dos Rels de Nvel podem ser resumidos em dois:
1. Proteger a Bomba, evitando que esta trabalhe em vazio, caso o reservatrio do
qual a bomba est retirando o lquido esteja vazio.
2. Impedir o Transbordamento do reservatrio para o qual a bomba est injetando
lquido.

Trabalho de Concluso de Curso

Para atender a essas duas situaes, a grande maioria dos modelos de Rels de Nvel
possui dois tipos de funcionamento, o Tipo 01 e o Tipo 03. O Tipo 01 para realizar o
Controle de Nvel Inferior, que no exemplo acima tem a funo de proteger a bomba. J o
Tipo 03 para realizar o Controle de Nvel Superior, que seria utilizado para o segundo
objetivo, impedir o transbordamento.

Figura 8 - Diagrama Temporal Ilustrando o Funcionamento dos Modelos REL/REP Tipo 01 e 03

Cada linha de rels fabricados pela TRON, Tempo, Nvel e Proteo, possui vrios
modelos diferentes com o objetivo de atender a um maior nmero de aplicaes. Dentre os
vrios modelos da linha de Nvel temos:

REL Controle de Nvel por Eletrodos Trs Eletrodos (Dois Nveis) Um

Rel SPDT: trata-se do rel de nvel mais bsico de todos e com o maior volume
de fabricao. O seu esquema de ligao ilustrado na Figura 9 e na Figura 8
temos um Diagrama Temporal, que ilustra o seu funcionamento para ambos os
tipos, 01 e 03.

REP Controle de Nvel por Eletrodos com Proteo de Surto de Tenso - Trs
Eletrodos (Dois Nveis) Um Rel SPDT: trata-se de um modelo idntico ao
REL, s que com o acrscimo da proteo. A Figura 9 e Figura 8 tambm se
aplicam ao REP.

Trabalho de Concluso de Curso

10

RES - Controle de Nvel por Eletrodos Acrescido de um Eletrodo de Segurana

Quatro Eletrodos (Trs Nveis) Dois Rels SPDT: trata-se de um modelo que
possui um rel de sada a mais, que controlado por um outro nvel, dado pelo
eletrodo de segurana. Esse rel de segurana seria armado caso o lquido atingisse
o nvel indicado pelo eletrodo de segurana. Essa funo utilizada para garantir o
funcionamento do sistema mesmo que ocorra alguma falha com os eletrodos
convencionais do nvel superior e inferior. O outro rel de sada funciona de forma
idntica aos REL/REP, sendo armado conforme o estado do nvel detectado pelos
eletrodos ES, EI com o ER.

RDN Controle de Nvel Duplo Cinco Eletrodos (Quatro Nveis) Um Rel

SPDT: trata-se de um modelo que combina as funcionalidades de um REL 01 com
um REL 03 em um mesmo produto. Ele destinado a realizar o controle de nvel
de dois reservatrios diferentes cujo lquido de um deles bombeado para o outro.

Figura 9 - Esquemas de Ligao REL/REP e RES

Trabalho de Concluso de Curso

3.

11

A Jiga de Testes
Em essncia, o objetivo da Jiga de Nvel verificar se os contatos de sada das peas esto

comutando de acordo com o estado dos eletrodos de entrada e informar os resultados do teste
ao operador. Para tal ela deve ser capaz de realizar as seguintes funes bsicas:

Estimular a entrada das peas, simulando o funcionamento dos eletrodos em uma

aplicao real.

Observar o estado dos contatos de sada das peas, para ento julgar se estas esto
operando de acordo com o esperado.

Interagir com o operador: recebendo comandos e informando resultados.

Tudo o que foi desenvolvido tem como objetivo realizar estas trs funes bsicas de
forma que os critrios e requisitos iniciais sejam atendidos.

3.1.

Critrios e Requisitos Iniciais

Os seguintes Critrios e Requisitos iniciais foram estabelecidos antes do incio do projeto:

1. Cada Jiga de Nvel dever ser capaz de testar oito peas simultaneamente.
2. O hardware, e quando possvel o firmware, dever atender s necessidades de
teste dos diferentes modelos de rels de nvel, apenas com alteraes nas conexes
eltricas externas.
3.

Cada Jiga funcionar independente das outras, ou funcionar em conjunto quando

desejado, aumentando a capacidade simultnea de testes para alm de oito peas.

4. O Projeto ser desenvolvido de tal maneira que permita a utilizao do que foi
desenvolvido para o desenvolvimento de jigas para outras linhas de rels.
5. A Jiga dever estar preparada para o teste de possveis rels com defeitos graves
de fabricao sem comprometer, ou ao menos comprometendo parcialmente, o
hardware.
6. Os mdulos devero ser montados em uma das estantes de ao utilizadas pela
empresa para a montagem de Jigas. E o interior de cada prateleira desta estante
dever comportar trs mdulos de forma que cada prateleira seja responsvel pelo
teste de 24 Rels.
7. A Interface Humano Mquina da Jiga dever proporcionar produtividade e
facilidade de operao.
8. Todo o desenvolvimento do projeto dever ser bem documentado, com notas de
projeto, guias e manuais de operao e montagem.

Trabalho de Concluso de Curso

12

9. Pelo fato de as Jigas serem aparelhos para uso interno e que no sero produzidos
em grande volume, o custo no uma grande preocupao, mas devem-se utilizar
componentes e materiais j disponveis na empresa.
10. Fazer uso eficiente dos pinos de I/O do Micro-controlador, e fornecer na placa de
circuito impresso o fcil acesso aos pinos no utilizados.
11. A Jiga de Nvel dever ser capaz de testar as peas em trs sensibilidades
diferentes: MNIMA, MDIA e MXIMA.

3.2.

Especificaes Gerais

Com a anlise dos requisitos e critrios iniciais, foram especificadas as caractersticas

mais gerais do sistema, tais como: nmero de placas de circuito impresso a serem utilizadas, o
tamanho mximo dessas placas, entre outras.
3.2.1. Relacionadas ao Hardware

Os mdulos de hardware sero divididos em duas placas de circuito impresso,

aonde uma delas, chamada de Placa Me, realiza as funes gerais de hardware,
comum a qualquer tipo de Jiga, e a outra, chamada de Placa Filha, realiza as
funes especficas de hardware da Jiga de Nvel. Desta forma a Placa Me
poder ser utilizada no projeto de Jigas para outras linhas de rels, sendo
necessrio apenas uma Placa Filha especfica para cada linha de rel.

Tamanho mximo de qualquer uma das placas: 30 cm de comprimento e 20 cm de

largura, atendendo as restries do espao fsico da prateleira a ser utilizada.

A Jiga ser capaz de fazer a leitura dos contatos de oito rels com contatos do tipo
SPDT, ou seja, ela ser capaz de fazer a leitura dos dois contatos de cada rel, o
contato NA e o contato NF.

Sero utilizados dois CIs 74244 para fazer a multiplexao das leituras dos
contatos NA e NF de forma a economizar pinos de I/O do micro-controlador.

Sero utilizados foto-acopladores no circuito de leitura dos contatos, de forma a

proteger o restante dos circuitos contra possveis distrbios causados por rels com
defeitos de fabricao.

A fonte da Placa Me ser implementada com reguladores de tenso lineares do

tipo 78xx e 79xx. Sero fornecidas aos circuitos da placa as seguintes tenses
contnuas: +5V, -5V, +12V e -12V.

Trabalho de Concluso de Curso

13

A fonte da Placa Filha de Nvel tambm ser implementada com reguladores

lineares de tenso dos tipos 7812 e 7912. Sero fornecidas aos circuitos da placa as
seguintes tenses contnuas: +12V e -12V.

Uma fonte Auxiliar ser utilizada para a alimentao de parte dos circuitos de
leitura dos contatos de forma a proteger os outros circuitos da jiga.

A funo de simular os Eletrodos dos Rels de Nvel ser implementada, na Placa

Filha, atravs do uso de rels comandados pelo micro-controlador da Placa Me.

Ser utilizado o PIC 18F6622.

A intercomunicao das jigas ser feita pelo padro RS-485 (EIA-485) de forma
Half-Duplex.

As conexes eltricas dos bournes das peas sero feitas a partir de Estrutura
Mecnica j utilizada e pronta, que possui Pinos de Contato para realizar as
conexes. Essas estruturas possuem oito slots de teste, de forma que quando cada
pea encaixada os Pinos de Contato fazem a conexo eltrica dos bournes da
pea com a Jiga. Esta Estrutura Mecnica foi desenvolvida em outros projetos.

A simulao dos eletrodos ser feita em 10k (mnima), 50k (mdia) e

100k(mxima) Ohms para todos os modelos, com a exceo do CNS.

3.2.2. Relacionadas ao Firmware

As configuraes de teste feitas pelo usurio sero salvas na memria EEPROM

do micro-controlador, de forma a restaurar essas configuraes na inicializao da
Jiga.

A intercomunicao das Jigas ser feita utilizando o modelo de comunicao

Mestre-Escravo.

3.2.3. Relacionadas Interface Humano Mquina

O hardware ir disponibilizar para a IHM 20 LEDs acionados pelo microcontrolador, 16 LEDs de indicao dos contatos NA e NF, um LCD de duas linhas
com dezesseis caracteres cada (16x2), um sinalizador sonoro (buzzer) e 16 teclas.
Todos esses componentes, com a exceo do buzzer, sero montados diretamente
no painel e conectados Placa Me atravs de cabos.

A IHM ser estruturada atravs de uma Etiqueta, que conter as indicaes visuais
para a operao.

14

Trabalho de Concluso de Curso

3.3.

Mdulos de Hardware

O diagrama a seguir mostra os Mdulos de Hardware que compem a Jiga de Nvel e em

qual placa de circuito impresso cada mdulo est implementado. Os layouts desenvolvidos
das duas placas, Placa Me e Placa Filha, esto representados no Anexo A.
importante destacar que alguns mdulos de hardware re-utilizam por completo ou
parcialmente circuitos eletrnicos j desenvolvidos, validados e utilizados pela Engenharia
de Desenvolvimento em outras aplicaes, mais especificamente os seguintes circuitos:

Fonte de Alimentao com Reguladores Lineares

Leitura Digital por Foto-Acoplador

Comunicao RS-485

Teclado em Matriz

Acionamento de Rel de 24Vdc

A seguir, uma descrio detalhada de cada um dos Mdulos de Hardware.

Figura 10 - Mdulos de Hardware

Trabalho de Concluso de Curso

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3.3.1. Fontes de Alimentao

Cada Jiga de Nvel necessita de trs fontes de alimentao. Duas destas fontes esto
implementadas nas prprias placas de circuito impresso, uma na Placa Me e a outra na Placa
Filha de Nvel. A terceira fonte a fonte Auxiliar, que implementada em uma PCI externa e
independente das demais. Esta terceira fonte pode ser compartilhada por at trs Jigas de
Nvel, ou seja, em uma mesma prateleira, basta ter apenas uma fonte Auxiliar.
As fontes da Placa Me a da Placa Filha de Nvel so praticamente iguais, tratam-se de
fontes simtricas, capazes de prover tenses contnuas positivas e negativas, no caso a da
Placa Me fornece tenses contnuas de 5V e 12V e a da Placa Filha apenas 12V. Ento, a
fonte da Placa Filha no possui os reguladores 7805 e 7905 que a da Placa Me possui, assim
como os capacitores de sada destes reguladores. O esquema da fonte da Placa Me
mostrado abaixo.

Figura 11 - Esquema Eletrnico da Fonte da Placa Me

A outra diferena entre estas duas fontes o transformador utilizado. O transformador da

Placa Me pode fornecer at 400mA de corrente contnua, j o da Placa Filha pode fornecer
at 800mA, fora isso eles so idnticos: ambos possuem center tap e mesma relao de
espiras.
A terceira fonte, a fonte Auxiliar, utiliza apenas o CI 7812 para fornecer os +12V
requeridos por parte dos circuitos de leitura dos contatos. Ela uma fonte com retificao por
ponte de diodos, e no utiliza o center tap do transformador.
O GND, ou terra de referncia, das fontes das Placas Me e Filha so interligados de
forma a deixar ambas as fontes em um mesmo referencial. Isto necessrio pelo fato de que
o Micro-Controlador da Placa Me que comandar os circuitos de Simulao de Eletrodos da
Placa Filha, ou seja, existe interao direta entre tenses e correntes entre os circuitos de
ambas as placas.

Trabalho de Concluso de Curso

16

3.3.2. Leitura dos Contatos

A leitura dos contatos feita atravs de foto-acopladores, de forma a garantir o isolamento
galvnico entre os circuitos que entram em contato eltrico direto com os terminais das peas
em teste e o resto dos circuitos. A necessidade desse isolamento vem de possveis defeitos de
fabricao das peas, que poderiam danificar os circuitos da Jiga quando em teste. Um
exemplo de tal defeito seria um curto circuito interno da pea que estivesse entre a
alimentao, que pode ser de 120 Vca at 480Vca, e os terminais NA, NF ou Comum. Ento
teramos uma alta tenso alternada entrando em contato eltrico direto com os circuitos da
Jiga, danificando os seus componentes. Com o isolamento, caso tal situao venha a ocorrer,
os circuitos que seriam possivelmente danificados seriam apenas a fonte Auxiliar e os fotodiodos internos dos foto-acopladores, facilitando a manuteno das Jigas. por conta dessa
necessidade de isolamento que a utilizao de uma terceira fonte, a Auxiliar, torna-se
essencial, visto que se a alimentao dos foto-diodos fosse feita por uma das outras fontes no
se teria ento o isolamento galvnico necessrio.
O foto-acoplador utilizado foi o 4N25 e o seu esquema mostrado na Figura 12,
juntamente com o restante do circuito de leitura. Este mesmo circuito implementado
dezesseis vezes na Placa Me, ou seja, um circuito para cada contato a ser lido.
O funcionamento do circuito pode ser descrito da seguinte forma:
1. Os contatos COMUM das peas em teste estaro fisicamente conectados com o
TERRA da Fonte Auxiliar. Assim temos que um dos contatos da pela, NA ou NF,
estar sempre tambm conectado ao TERRA da Fonte Auxiliar.
2. Cada um dos contatos NA e NF das peas em teste estaro diretamente conectados
com um dos circuitos, atravs dos Pinos de Contato e de fios, no ponto indicado
por Entrada de Leitura NA/NF no esquema da Figura 12.
3. O que acontece ento que quando uma pea encaixada no slot de teste, o seu
terminal COMUM ir ser conectado ao TERRA da Fonte Auxiliar, e
consequentemente, dependendo do estado da pea, o terminal NA ou NF estar
tambm conectado a esse mesmo TERRA. Teremos ento um simples circuito
entre os +12V e o TERRA da Fonte Auxiliar, atravs da conduo do foto-diodo.
4. Com a conduo do foto-diodo, teremos uma corrente Base-Emissor no fototransistor. Esta corrente ir saturar o transistor BC817 e a tenso de coletor, ponto
de sada do circuito, PIC_IN Sada da Leitura, ser bem prxima do GND da
Fonte da Placa Me. Se tivssemos um pino de I/O do PIC para fazer essa leitura

17

Trabalho de Concluso de Curso

(lembrando que este estaria em Alta Impedncia e no interferiria no resto do

circuito), ele retornaria um valor lgico FALSO.
5. Quando o ponto de Entrada de Leitura no est conectado ao TERRA da Fonte
Auxiliar,

no

teremos

corrente

alguma

circulando

pelo

foto-diodo.

Consequentemente o foto-transistor no saturar o BC817, este permanecendo

desligado, e o resistor de pull-up de 10k Ohms ir deixar o ponto de Sada da
Leitura em VCC (+5V). Se tivssemos um pino de I/O do PIC para fazer essa
leitura (lembrando que este estaria em Alta Impedncia e no interferiria no resto
do circuito), ele retornaria um valor lgico VERDADEIRO.
6. Temos ento que o circuito consegue retornar um valor lgico VERDADEIRO
quando o contato NA ou NF em questo NO estiver ativo, e um valor lgico
FALSO quando ativo, em nveis de tenso TTL.
7. O circuito que est na Base do foto-transistor no essencial ao funcionamento do
circuito e trata-se apenas de um filtro de segurana para que algum distrbio no
inicie um disparo inadequado do foto-transistor. O capacitor Coletor-Emissor do
BC817 tambm no essencial ao funcionamento do circuito.

Figura 12 - Esquema Eletrnico do Circuito de Leitura dos Contatos

18

Trabalho de Concluso de Curso

3.3.3. Multiplexaco das Leituras dos Contatos

Se as sadas dos circuitos de leituras fossem conectados diretamente aos pinos de I/O do
PIC, seriam utilizados ao todo dezesseis desses pinos. De forma a reduzir esse nmero, o
esquema eletrnico mostrado na Figura 13 foi utilizado para realizar a multiplexao.
O circuito consiste no uso de dois CIs 74HC244 (encapsulamento DIP de 20 pinos), que
so buffers octal da famlia lgica 74. Eles tambm possuem sadas 3-state (Tri-State) o que
significa que a sada pode estar ALTA, BAIXA ou em ALTA-IMPEDNCIA, da mesma
forma que os pinos de I/O dos micro-controladores em geral. O estado da Sada varia
dependendo da Entrada de cada buffer e do Output Enable em questo, a tabela a seguir
ilustra essa dependncia.

Enable
BAIXO
BAIXO
ALTO

Entrada
BAIXO
ALTO
BAIXO OU ALTO

Sada
BAIXO
ALTO
Alta Impedncia

Tabela 1 - Relao Entrada, Sada e Enable do CI 74244

O micro-controlador ento quem coordena a multiplexao, simplesmente ativando o

Enable de cada um dos CIs alternadamente, hora o CI dos contatos NA e hora o dos contatos
NF, sempre deixando um dos CIs com as sadas acionadas e o outro com as sadas em Alta
Impedncia.
De forma a evitar que ambos os CIs liberem suas sadas ao mesmo tempo, o que poderia
causar um curto circuito, os pinos de Enable so ligados ao VCC (+5V) por um resistor de
pull-up de 10k, desta forma, lembrando que o sinais de Enable so invertidos, as sadas de
ambos os CIs sempre estaro em Alta Impedncia, at que o PIC coloque um dos Enable em
GND, liberando ento a sada de apenas um dos CIs.
Com este esquema de multiplexao, reduziu-se o uso de pinos de I/O do PIC de dezesseis
para dez, uma reduo considervel de seis pinos, ao troco apenas de dois CIs 74244 e uma
simples lgica de multiplexao no firmware.

Trabalho de Concluso de Curso

19

Figura 13 - Circuito de Multiplexaco das Leituras dos Contatos.

3.3.4. Intercomunicao
A intercomunicao feita atravs do padro RS-485, para tal utilizado o CI 75176 que
gera o sinal diferencial do padro a partir de uma entrada a nvel TTL vinda do Transmissor
de uma das UART (Universal Asynchronous Receiver Transmitter) do PIC e tambm gera um
sinal a nvel TTL para o Receptor a partir do sinal diferencial que estiver recebendo do lado
485. O diagrama lgico deste CI apresentado na Figura 14.
O sinal Drive (D) ligado ao pino de Tx de uma das duas UART do PIC, o sinal Receive
(R) ligado ao Rx desta mesma UART e os sinais DE e RE so ambos interligados com um
mesmo pino de I/O digital do PIC, ficando este pino responsvel pela escolha entre
Transmisso ou Recepo.

20

Trabalho de Concluso de Curso

Figura 14 - Diagrama Lgico do CI 75176

3.3.5. Simulao dos Eletrodos

Como foi visto na seo 2.2, o funcionamento dos rels de nvel se d a partir da
impedncia vista pelo rel entre os eletrodos ES-ER (nvel superior) e EI-ER (nvel inferior).
Com a exceo do modelo CNS, que tem sensibilidade indo de 0 a 500k Ohms, a
sensibilidade vai de 0 a 100k Ohms.
O Mdulo de Simulao dos Eletrodos realiza ento a funo de conectar quatro valores
diferentes de resistncias entre as entradas ES-ER e EI-ER de cada uma das oitro peas, um
valor para a sensibilidade Mnima (10k Ohms), outro para a Mdia (50k Ohms), outro para a
Mxima (100k Ohms) e outro para representar um circuito aberto (resistor de 1M Ohms).
O esquema mostrado na Figura 15 ilustra como isto foi feito. Para cada pea a ser testada
existem dois circuitos desses implementados na Placa Filha de Nvel, ou seja, ao todo tem-se
dezesseis circuitos implementados.
So utilizados trs rels para PCI com contatos do tipo SPDT para realizar a seleo de
quais dos quatro resistores sero conectados entre os pontos ER e EI/ES. Se nenhum desses
rels estiver acionado, podemos ver no esquema que o resistor de 1M Ohms estar conectado,
se apenas o rel da direita for acionado, o resistor de 100k Ohms estar conectado, se
tivermos os rels da direita e do meio acionados, o resistor de 50k Ohms estar conectado, e
finalmente, se tivermos os trs rels acionados ao mesmo tempo, o resistor de 10k Ohms
que estar conectado.
Os pontos de Comando so conectados a pinos de I/O do micro-controlador, ento a partir
destes podemos escolher quais dos quatro resistores estaro efetivamente ligados entre os
eletrodos das peas.
O acionamento de cada um dos rels se d a partir do acionamento do transistor
relacionado. Para o acionamento de cada rel tudo o que o micro-controlador precisa fazer
deixar o pino de I/O digital (Sinal de Comando) correspondente em NVEL ALTO, que neste

Trabalho de Concluso de Curso

21

caso corresponde a 5 Vdc, assim o transistor correspondente ir entrar em saturao e o rel

ir ter aproximadamente 24Vdc em sua bobina, o necessrio para disparar esse modelo de
rel.

Figura 15 - Esquema Eletrnico do Mdulo de Simulao de Eletrodos

Na implementao feita na Placa Filha, os sinais de comando so recebidos do microcontrolador da Placa Me atravs de um cabo flat. Ao todo so doze sinais de comando,
porm temos um total de dezesseis circuitos de simulao, como cada um precisa de trs
sinais de comando, teramos ao todo a necessidade de quarenta e oito sinais de comandos.
Uma anlise mais detalhada mostra que no h necessidade de ter todos esses sinais
independentes um do outro. Como o teste ser feito simultaneamente em todas as peas, ento
basta que quando uma pea tiver com o resistor de 100k Ohms por exemplo, o restante
tambm estar. Ento os sinais de comando so compartilhados, e apenas um total de doze
sinais so utilizados, cada sinal acionando simultaneamente quatro rels seletores de
resistncia. Desta forma possvel fazer o teste inclusive no modelo RDN, que possui sadas
para cinco eletrodos: ER, ES1, ES2, EI1 e EI2. Porm neste caso, apenas quatro peas do
RDN podero ser testadas simultaneamente.

Trabalho de Concluso de Curso

22

3.3.6. Micro-controlador
O micro-controlador escolhido foi o 18F6622 e esta escolha foi baseada na necessidade de
pinos de I/O e na disponibilidade que a empresa tem deste modelo. Com esta escolha tem-se a
vantagem de uma folga no nmero de pinos de I/O, tendo espao para futuras implementaes
utilizando esta mesma Placa Me desenvolvida.
A Figura 16 mostra as principais caractersticas do PIC 18F6622 assim como de outros
modelos. Todos os modelos possuem a mesma pinagem. A nica diferena est na quantidade
de memria de programa. Vemos que temos uma folga tambm no tamanho mximo que o
firmware pode ter, j que o 6622 possui apenas 64K Bytes de Flash e o modelo com maior
capacidade, o 6722, possui o dobro. Assim, caso seja necessrio em futuras implementaes,
pode ser utilizado, sem nenhuma alterao no layout, um dos modelos com maior capacidade.
O encapsulamento do PIC utilizado o TQFP (Thin Quad Flat Pack) de 64 pinos.

Figura 16 - Caractersticas Principais do PIC 18F6622

Um total de 17 pinos de I/O restaram para o uso com os circuitos de alguma Placa Filha a
ser desenvolvida no futuro. A Placa Filha de Nvel utiliza apenas 12 destes 17.
3.3.7. Circuitos da IHM
LCD
O display LCD utilizado foi um baseado no controlador HD44780, com duas linhas de
dezesseis caracteres. A funo do controlador a de facilitar a utilizao do display, ele
quem gera todos os sinais que efetivamente iro ativar ou desativar cada elemento do LCD,
deixando para o usurio simplesmente o trabalho de informar qual caracter deve ser exibido
em qual posio do display.
O conjunto do display com o controlador j encontrado pronto, e o hardware externo
necessrio, e que foi implementado na Placa Me, mnimo e constitudo apenas das
conexes com os pinos de I/O Digital do micro-controlador que faro a comunicao com o

Trabalho de Concluso de Curso

23

controlador, da alimentao principal, da alimentao do LED do backlight e de um

potnciometro para ajuste do contraste do display.

Teclas
Est implementado na Placa Me um teclado-matriz 4x4, disponibilizando 16 teclas e
utilizando apenas 8 pinos de I/O do micro-controlador. A Jiga de Nvel utilizou apenas 6
teclas das 16 disponveis. Estas teclas no foram montadas na prpria Placa Me, mas sim em
uma terceira pequena PCI, feita apenas para dar o suporte mecnico s teclas, visto que estas
precisavam ser montadas no painel. Um conjunto de fios fazem ento a conexo com o
teclado-matriz da Placa Me.
Os quatro pinos de I/O do micro-controlador que esto ligados s Colunas do tecladomatriz ficam configurados como Entrada (Alta Impedncia), j os que esto ligados s Linhas
ficam com Sada (Baixa Impedncia).
Alternadamente um (e apenas um) dos pinos das Linhas so colocados em GND, enquanto
os trs restantes so postos em VCC, desta forma, nos instantes em que um dado pino de
Linha est em GND, caso uma das teclas daquela Linha seja pressionada, a leitura da Coluna
correspondente ser FALSA e assim detecta-se que a respectiva tecla foi pressionada. Caso
nenhuma tecla esteja pressionada, as leituras das Colunas sero sempre VERDADEIRAS.
Esta varredura feita de forma to rpida que os poucos milisegundos que uma tecla
permanece fechada enquanto o operador a pressiona j so mais do que suficientes para que o
micro-controlador faa a deteco. Uma das desvantagens deste arranjo de teclas em matriz
a de que no possvel detectar a ativao de duas teclas simultaneamente, ou seja, caso o
operador aperte duas teclas ao mesmo tempo, no ser possvel detectar que isso ocorreu, e
nem qual das duas teclas ser detectada, se que alguma delas ser.

24

Trabalho de Concluso de Curso

Figura 17 - Esquema do Teclado-Matriz

LEDs
Os LEDs dos contatos NA e NF das peas so acionados da mesma forma que os fotodiodos dos foto-acopladores. Ambos esto ligados Fonte Auxiliar. Ento sempre que o fotodiodo correspondente conduzir, o respectivo LED tambm ir, conforme pode ser visto pelo
esquema eletrnico da Figura 18, que mostra que o ramo de circuito do LED da IHM de um
dado contato est em paralelo com o ramo do foto-diodo correspondente, cada um com o seu
prprio resistor limitador de corrente. Ao todo tem-se 16 LEDs, 8 vermelhos (Contatos NF) e
8 verdes (Contatos NA).

Trabalho de Concluso de Curso

25

Figura 18 - Esquema Eletrnico do Acionamento de um LED de Contato Junto com o Respectivo FotoDiodo.

O restante dos LEDs so acionados diretamente por cinco pinos de I/O do prprio microcontrolador, conforme ilustrado na Figura 19. Na Jiga de Nvel estes LEDs so utilizados
para indicar o resultado individual de cada pea, so utlizado apenas 8 ao todo, um para cada
pea.
O princpio de funcionamento deste arranjo se d pelo acionamento de apenas um LED
por vez, isto feito utilizando apenas um par dos cinco pinos de I/O, ambos os pinos ficam
como Sada (Baixa Impedncia), um deles em VCC e o outro em GND, e os trs pinos
restantes ficam em Alta Impedncia, para no interferir no circuito. Nesta situao temos que
praticamente apenas um dos LEDs ir conduzir e a escolha deste se d pela escolha de qual
par dos cinco pinos est em Baixa Impedncia e qual dos dois est em GND ou VCC.
O firmware fica responsvel por fazer uma rpida varredura, acionando um LED por vez,
alternadamente, em uma frequncia suficiente para que no seja perceptvel ao olho humano
os instantes de no-conduo de cada um dos LEDs, o que no uma tarefa difcil para um
micro-controlador operando a 4 MHz.
Esta estratgia tem a grande vantagem de que poucos pinos de I/O podem acionar uma
grande quantidade de LEDs, mas possuem a desvantagem de que o brilho percebido dos LEDs
vai diminuindo com o aumento da quantidade, o que pode ser compensado com a escolha de
resistores de menor valor.

Trabalho de Concluso de Curso

26

Figura 19 - Esquema Eletrnico Utilizado no Acionamento de 20 LEDs com 5 Pinos IO Digital do Microcontrolador

Buzzer
O acionamento do buzzer realizado atravs de um transistor cuja saturao provocada
por um pino de I/O digital do micro-controlador.

Figura 20 - Circuito Eletrnico Utilizado para o Acionamento do Buzzer

27

Trabalho de Concluso de Curso

3.4.

Mdulos do Firmware

A programao do micro-controlador foi feita em linguagem C. Para isto foi utilizado o

compilador C18 juntamente com o ambiente de desenvolvimento e conjunto de ferramentas
MPLAB da Microchip, fabricante dos micro-controladores PIC.
Dentre os vrios perifricos disponveis do micro-controlador, utilizou-se dois Timers, o
Watchdog Timer, Brown-Out Reset e uma USART. Cada Timer foi utilizado para gerar uma
Base de Tempo, uma de 1ms e outra de 50ms, e ambas so largamente utilizadas por vrios
Mdulos que necessitam de temporizaes. A USART (Universal Synchronous Asynchronous
Receiver Transmitter) foi utilizada no modo assncrono, portanto ela referenciada por este
relatrio apenas como UART.
O diagrama da Figura 21 ilustra os Mdulos do Firmware da Jiga de Nvel, indicando
relaes existentes entre eles e diferenciando os mdulos que interagem diretamente com
Mdulos de Hardware dos mdulos que interagem apenas com outros Mdulos de Firmware.

Figura 21 - Mdulos do Firmware

Trabalho de Concluso de Curso

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Diferentemente dos mdulos de hardware, que re-utilizam circuitos eletrnicos, os

mdulos de firmware no re-utilizam cdigos fontes de outros produtos da empresa, porm,
vrias tcnicas e estratgias de desenvolvimento de firmware foram aprendidas pelo aluno a
partir da anlise do cdigo de outros firmwares e foram aplicadas no desenvolvimento dos
mdulos de firmware.
3.4.1. Rotina de Testes e Resultados
O Mdulo de Rotina de Testes e Resultados capaz de realizar os testes nas peas de dois
Modos: Automtico e Manual. Ambos so descritos a seguir:

Modo Manual: neste modo o operador quem realiza o teste propriamente dito,
escolhendo manualmente as impedncias a serem impostas aos terminais de
eletrodos das peas, e analisando tambm manualmente as reaes das peas
atravs dos LEDs dos Contatos. A jiga no fornece nenhum tipo de resultado
baseado neste modo de teste.

Modo Automtico: neste modo o operador configura as opes de teste, e a jiga

ir executar os testes, colher e analisar dados e informar os resultados individuais
do teste.

Apesar de o Modo Manual ter sua grande utilidade, o Modo Automtico que utiliza a
Jiga de Nvel em todo o seu potencial, dando ao operador as reais vantagens de se ter um
equipamento micro-controlado para a realizao dos testes. Para isto a jiga em Modo
Automtico necessita de algumas configuraes a mais a serem feitas pelo operador, estas
so:

Tipo do Rel: se as peas que sero testadas so do tipo 01 ou 03.

Quais Sensibilidades: como a jiga capaz de testar as peas em trs

sensibilidades diferentes, mnima, mdia e mxima, o operador deve escolher se
deseja realizar o teste apenas na Mnima, ou apenas na Mdia, ou apenas na
Mxima ou ento em Todas as sensibilidades. Caso a escolha seja para testar
Todas as sensibilidades, cada uma das trs ser testada por vez, e a mesma rotina
de teste ser feita uma vez para cada sensibilidade.

Quantas Repeties: o operador ir configurar quantas vezes a mesma rotina de

testes ser repetida. Esta configurao pode ter valores variando entre 0 e 99 e
ainda tem uma variao interessante, que o AF (At Falhar), nesta configurao a
jiga ir repetir as rotinas de testes at que Todas as peas que esto em teste

Trabalho de Concluso de Curso

29

falhem pelo menos uma vez cada. At isto no acontecer, a jiga permanecer
realizando os testes e contabilizando os resultados.
A rotina de testes do Modo Automtico constituda de seis Fases que so executadas em
seqncia e a cada Fase os estados dos contatos das peas so lidos, analisados e
contabilizados, de forma a ser determinado se cada pea est respondendo da forma esperada.
Basicamente esta seqncia de fases simula um reservatrio cujo nvel do lquido inicia
abaixo do eletrodo Inferior (Fase 1), aumenta at atingi-lo (Fase 2), atingir o eletrodo Superior
(Fase 3), diminui at abaixo do nvel Superior e ficar acima do Inferior (Fase 4), diminui at
retornar para um nvel abaixo do Inferior (Fase 5) e depois, de uma vez s, aumenta at atingir
o nvel Superior (Fase 6), sendo esta ltima fase uma situao hipottica. Esta situao
semelhante ilustrada na Figura 8.

3.4.2. Leituras dos Contatos e Multiplexao

O Mdulo de Leitura e Multiplexao implementado com apenas uma funo em C.
Esta funo executada na Rotina de Interrupo de Alta Prioridade uma vez a cada 10 ms e
a cada execuo ela realiza a leitura da sada de um dos CIs 74244, alternadamente, ou seja, a
cada execuo ela faz a leitura de um conjunto de contatos e na prxima execuo faz a
leitura do outro conjunto.
A leitura propriamente dita apenas a atualizao do valor de variveis globais que
armazenam o estado dos contatos. Essas variveis so ento utilizadas por outros mdulos do
firmware para realizar diversas funes.

3.4.3. Simulao dos Eletrodos

O Mdulo de Simulao dos Eletrodos realiza a ativao do conjunto de rels da Placa
Filha de Nvel de forma a impor a impedncia desejada entre os terminais de ligao dos
eletrodos de cada pea. Ele realiza esta funo a partir de duas variveis globais, cada uma
representando a resistncia que deve ser imposta entre os terminais ES-ER e EI-ER
respectivamente.
Estas variveis globais so alteradas apenas pelo Mdulo de Rotina de Testes, assim este
mdulo quem efetivamente dita qual deve ser as impedncias entre os eletrodos, ficando a
cargo do Mdulo de Simulao dos Eletrodos a funo apenas de executar a tarefa, que feita
atravs do acionamento adequado dos vrios rels do Mdulo de Hardware correspondente,

Trabalho de Concluso de Curso

30

tarefa esta que para o programador do firmware to simples quanto atribuir um valor a uma
varivel qualquer.
3.4.4. IHM
Buzzer
O Sub-Mdulo da IHM referente ao acionamento do buzzer implementado na rotina de
tratamento das Interrupes de Baixa Prioridade, e tem como entradas variveis que sinalizam
que tipo de alerta deve ser feito. Estas variveis so modificadas por outros mdulos do
firmware, por exemplo, o sub-mdulo da IHM referente s Teclas sinaliza para que seja
emitido um alerta de tecla acionada toda vez que este evento ocorre, assim, quando o mdulo
do buzzer identifica essa sinalizao, ele aciona a sua sada de forma a emitir aquele tipo de
alerta. Cada tipo de alerta composto de forma independente, e podem ser alertas de curta
durao, longa durao, intermitentes, e etc.

LEDs
Os nicos LEDs que podem ser acionados pelo firmware so os 20 LEDs disponibilizados
pelo mdulo de hardware. Estes LEDs so acionados diretamente pelos pinos de I/O do
micro-controlador, e necessitam ser acionados seguindo um esquema de multiplexao, aonde
apenas um nico LED acionado por vez.
O sub-mdulo dos LEDs implementado por uma nica funo em C, e est funo
executada na rotina de tratamento das Interrupes de Alta Prioridade uma vez a cada 1ms.
Isto significa que se o operador est visualizando um certo LED como estando aceso, este
LED na verdade est em um ciclo aonde durante 1ms ele efetivamente emite luz, e nos
prximos 19ms ele est apagado, o mesmo acontece para todos os LEDs.
Existe um sinalizador binrio (flag) para cada um dos 20 LEDs disponveis, estas flags so
os dados de entrada do mdulo de LEDs do firmware. O sub-mdulo testa cada flag para
saber se deve acionar ou no o respectivo LED quando a vez deste chegar na multiplexao.
Estas flags so variveis globais e so modificadas por outros mdulos quando estes
necessitam modificar o estado dos LEDs.

Teclas
A funo do Sub-Mdulo IHM das Teclas realizar a varredura no teclado-matriz (Figura
17), da forma como foi descrita na seo 3.3.7, de forma a detectar se alguma tecla foi
pressionada e caso afirmativo qual foi a tecla. Quando isto ocorre, o sub-mdulo sinaliza o

Trabalho de Concluso de Curso

31

evento atravs de uma flag, os outros mdulos ento apenas testam o valor da flag de
interesse para saber se aquela tecla foi pressionada, caso verdadeiro, cada mdulo responder
de acordo com o seu prprio interesse e ir abaixar a flag para sinalizar que aquele evento j
foi tratado. Cada uma das teclas possui sua prpria flag de sinalizao.
Em resumo, o Sub-Mdulo IHM das Teclas se relaciona com o teclado-matriz de forma a
conseguir detectar o acionamento de qualquer uma das teclas, e sinaliza ento as 16 possveis
ocorrncias atravs de flags individuais a serem lidas e abaixadas pelos outros mdulos do
firmware.

LCD
Tudo o que o controlador de LCD HD44780 precisa para exibir um certo caractere a
informao de qual posio dentre as 32 (duas linhas de 16) que ser utilizada e a referncia
ao caractere que ser exibido. O controlador possui internamente uma memria RAM com um
endereo de memria para cada posio possvel, cada um destes endereos armazena um
byte, e o valor deste byte que ir determinar qual caractere que ser exibido naquela
posio.
Assim, tudo o que o Sub-Mdulo IHM do LCD precisa se comunicar com o controlador
do display de forma a transmitir as informaes desejadas, armazenando o byte referente a
cada caractere na posio correta da memria. Feito isso, o prprio controlador se encarrega
da exibio propriamente dita de cada caractere no display.
O controlador utiliza o prprio padro ASCII para relacionar cada byte com um nico
caractere, ou seja, se for escrito na memria RAM o valor hexadecimal 0x41 no primeiro
endereo, o controlador ir exibir na primeira posio do display o caractere A, pois o
nmero 0x41 refere-se a esse caractere no cdigo ASCII.
De forma a facilitar o prprio uso do display, o Sub-Mdulo IHM LCD fornece uma
interface a ser utilizada pelos mdulos externos. Basicamente esta interface constituda por
um conjunto de funes que escrevem a informao em um array de bytes da RAM do microcontrolador, aonde cada elemento deste array representa um caractere em uma posio do
display. Desta forma, para qualquer um dos mdulos externos exibir alguma mensagem ou
informao no display, basta ele utilizar estas funes, ou ento editar diretamente o array de
bytes.

Trabalho de Concluso de Curso

32

Figura 22 - Relao entre Mdulos Externos, Mdulo IHM LCD e Controlador do LCD

Estando os dados a serem exibidos armazenados na RAM local do micro-controlador, o

Sub-Mdulo IHM LCD ir transmitir todas essas informaes para o controlador do LCD,
periodicamente. Assim, qualquer alterao no array de bytes ir ser exibida quase que
imediatamente para o display, com um atraso de apenas poucos milisegundos.
Uma outra funo importante da Interface com Mdulos Externos tornar possvel a
intermitncia de qualquer caractere do display, ou seja, fazer com que certos caracteres
pisquem, hora ele exibido, hora fica em branco, de forma a chamar a ateno do operador,
sinalizando que aqueles parmetros esto selecionados para a edio. Esta funo de
intermitncia parte essencial da funcionalidade da IHM.

Gerncia
Os outros sub-mdulos da IHM podem ser vistos apenas como ferramentas que so
necessrias na constituio de todo o Mdulo IHM, ferramentas que quando utilizadas em
conjunto realizam uma interface dinmica e completa e este o papel primordial do submdulo IHM Gerncia, gerenciar os outros sub-mdulos de forma a consolidar a IHM em si.
Podemos ento enumerar duas funes principais deste sub-mdulo:
1. Fornecer a Principal Interface com o Operador: isto feito atravs de uma
forte interao com o Mdulo IHM LCD, fornecendo informaes dinmicas no
display que interagem com o operador (Menus), e que juntamente com a Etiqueta
Frontal constituem a cara da jiga para o operador.

Trabalho de Concluso de Curso

33

2. Gerenciar os Eventos do Operador: a nica forma disponvel para que o

operador interaja com a jiga atravs das teclas, preciso ento traduzir estas
interaes em aes reais de forma a realizar o que o operador deseja.
Diferentemente dos outros sub-mdulos da IHM, este o nico que no interage
diretamente com nenhum mdulo de hardware da IHM. De forma a dar a funcionalidade
geral ao Mdulo Completo da IHM, o sub-mdulo Gerncia utiliza os outros sub-mdulos da
mesma maneira como um programa em um computador pessoal utiliza os drivers de
perifricos, como mouse e teclado, para interagir com o usurio. Em outras palavras, o
restante dos sub-mdulos podem ser vistos como drivers que permitem a fcil utilizao de
cada respectivo mdulo de hardware por parte do sub-mdulo Gerncia.

3.4.5. Gerenciamento Principal

O Mdulo de Gerenciamento Principal o responsvel por implementar a interao entre
os Mdulos de Intercomunicao, IHM e Rotina de Testes e Resultados. Ele tambm o
responsvel pela configurao do micro-controlador, que acontece sempre que a jiga ligada.
Trata-se de um mdulo que no interage diretamente e nem indiretamente com os mdulos de
hardware, pois possui finalidades de natureza puramente lgica.

3.4.6. Intercomunicao
A UART do micro-controlador pode se comunicar de forma Full-Duplex, isto , ela pode
receber e transmitir dados ao mesmo tempo, porm, o padro escolhido para a
intercomunicao das jigas foi o RS-485 com apenas uma linha de comunicao, ou seja, uma
comunicao RS-485 Half-Duplex.
Diferentemente de padres mais avanados e complexos, como o Ethernet, o padro RS485 no dispe de nenhuma tcnica para que um elemento da rede possa saber se esta est
livre para transmisso ou no (Carrier Sense Deteco de Portadora) e nem para saber se
alguma coliso ocorreu durante a transmisso (Collision Detection). Desta forma deve-se ter
algum tipo de controle sobre quem est autorizado a usar a rede de comunicao. A forma de
controle escolhida foi o modelo de comunicao Mestre e Escravo. Neste modelo, apenas o
Mestre, que deve ser um nico elemento, tem os direitos de utilizar a rede, todos os outros
elementos, que so Escravos, devem apenas receber alguma informao transmitida pelo
Mestre.

Trabalho de Concluso de Curso

34

Cada Escravo tem a sua prpria identidade, que apenas um nmero que o identifica
unicamente na rede (ID). Desta forma o Mestre pode enderear unicamente cada Escravo
utilizando o seu ID, requisitando que um determinado Escravo fornea algum tipo de
informao que o Mestre deseje. Assim, o Mestre passa os direitos de transmisso
temporariamente para um Escravo, e este ir transmitir o que foi requisitado ou o que precisar,
e depois liberar a rede, voltando a um estado de recepo apenas, o Mestre ento re-assumir
os direitos de transmisso.
Um limite mximo de oito Escravos por Mestre foi estabelecido na programao do
mdulo de intercomunicao, visto que inicialmente espera-se que apenas trs jigas fiquem
interconectadas e que uma quantidade de 8 escravos com 1 mestre j mais que o suficiente
para ampliaes futuras.
A escolha entre Transmitir e Receber feita atravs de um pino de I/O configurado como
sada, da forma como foi mostrado na descrio do mdulo de hardware, assim o firmware
quem ir comandar o CI 75176.
O projeto dos Mdulos de Intercomunicao, tanto o de Hardware quanto o do Firmware,
foram feitos de forma que qualquer Jiga seja capaz de atuar como Mestre ou Escravo, assim
como trabalhar de forma independente, ou seja, Isolada das outras. Apesar disto, apenas uma
Jiga pode ser o Mestre da rede, o restante tendo que ser Escravo ou operar isoladamente.
O objetivo principal dos mdulos de Intercomunicao permitir a realizao de testes em
uma maior quantidade de peas ao mesmo tempo, ou seja, tornar possvel que o operador
utilize apenas uma das jigas para comandar os testes de vrias. Para isso torna-se necessrio a
transmisso de dois conjuntos de informao:

Configuraes do Teste: trata-se das configuraes de teste que so feitas no

Menu Principal pelo operador. Em essncia, essa informao tudo o que uma
jiga Escrava precisa para executar a rotina de testes de acordo com as escolhas do
operador.

Intervenes do Operador: alm das configuraes do teste, necessrio

tambm que o Mestre transmita aos Escravos aes de interveno feitas pelo
operador. Por exemplo, a ao de cancelamento dos testes, esta deve ser
transmitida para todas as jigas Escravas de forma que cada uma execute
internamente os procedimentos para o cancelamento do teste.

Desta forma o Mdulo do Firmware responsvel pela Intercomunicao tem as seguintes

funes:

35

Trabalho de Concluso de Curso

1. Como Mestre:
1. Detectar a presena de Escravos na rede, identificando aqueles que
responderem.
2. Transmitir as Configuraes de Teste para todos os escravos conectados,
aguardando sempre a confirmao individual de recebimento.
3. Capturar intervenes do operador e transmiti-las para todos os escravos
conectados.
2. Como Escravo:
1. Responder ao Mestre confirmaes de recebimento, incluindo a
confirmao de deteco.
2. Receber as configuraes de teste e aplic-las na rotina de testes prpria.
3. Receber, interpretar e executar as intervenes do operador transmitidas
pelo Mestre.
3. Isolado: no modo de operao isolado, o mdulo de intercomunicao ficar
inativo, sem interagir com a rede.
Todas as transmisses so feitas utilizando uma nica estrutura de pacote, que
representada na Tabela 2. O byte ID o ID do Escravo para qual o pacote est destinado ou
do qual originou o pacote. O byte Cdigo informa do que se trata o pacote, ou seja, que tipo
de informao ele contm. O campo de tamanho varivel Dados onde as informaes
adicionais se encontram, a quantidade de bytes deste campo depende do tipo de informao
que o pacote contm, ou seja, depende do valor do campo de Cdigo, podendo inclusive no
existir em certos tipos de pacotes, sendo este o nico campo onde isto ocorre. Os dois ltimos
bytes so o CRC de 16 bits calculado a partir dos campos anteriores, e eles so transmitidos
para que a consistncia dos dados possa ser confirmada e o pacote rejeitado caso no ocorra a
confirmao.

ID

CDIGO

1 Byte

1 Byte

DADOS

CRC16

CRC16

(No Existente em Certos

Tipos de Pacote)

(Byte Menos
Significativo)

(Byte Mais
Significativo)

1 Byte

1 Byte

Quantidade
Varivel de Bytes

Tabela 2 - Estrutura Byte a Byte do Pacote Padro de Intercomunicao

Trabalho de Concluso de Curso

3.5.

36

Interface Humano Mquina

O principal desafio no desenvolvimento da Interface Humano Mquina foi encontrar uma

soluo que superasse as restries fsicas de espao da parte frontal da prateleira e as
limitaes referentes montagem mecnica a fim de atender os Requisitos Iniciais de
proporcionar produtividade e facilidade de operao.
Alguns elementos da IHM j eram previstos desde o incio do projeto, LEDs indicadores
dos contatos e LEDs indicadores de Status, visto que estes fazem parte da grande maioria das
outras jigas que esto em operao.
Inicialmente foi cogitada a utilizao de um computador pessoal que funcionaria como um
sistema de comando e superviso de vrias jigas, mas logo esta soluo foi descartada devido
complexidade adicional que isto traria ao projeto. Desta forma foi definido que a IHM seria
individual para cada jiga e seria implementada utilizando um display de LCD como elemento
principal, o mesmo comumente utilizado em diversos produtos fabricados pela empresa.
3.5.1. Etiqueta Frontal
Alm dos Mdulos de Hardware e Firmware relacionados IHM, um outro elemento
igualmente importante a Etiqueta Frontal, cuja funo a de estruturar todos os outros
elementos da IHM, fornecendo indicaes visuais importantes ao operador e contextualizando
todos os outros mdulos.
A Figura 23 mostra a Etiqueta Frontal juntamente com uma ilustrao do display LCD.
Esta imagem est fora de escala e o tamanho real da Etiqueta de 28,5 cm de largura por 4,5
cm de altura.

Figura 23 - Etiqueta Frontal da IHM (Fora de Escala)

Podemos enumerar trs partes principais da Etiqueta Frontal que se relacionam cada uma
com um mdulo da IHM: Indicaes dos LEDs, Conjunto de Teclas (Cursor) e Indicaes do
LCD. Cada uma destas partes descrita a seguir.

Trabalho de Concluso de Curso

37

Indicaes dos LEDs

A Etiqueta Frontal separa visualmente os trs LEDs referentes a cada uma das peas em
teste, dois LEDs para a indicao do estado dos Contatos e um terceiro para a indicao de
Status e Resultado. Abaixo dos LEDs de contato esto as siglas de cada contato ao qual cada
LED se refere. Abaixo de cada LED de Status est o nmero que serve para indicar qual das
oito possveis peas cada grupo de LEDs se refere.

Figura 24 - LEDs dos Contatos - Na Esquerda NF Ativo, Na Direita NA Ativo

A funo dos LEDs dos contatos apenas indicar o estado de cada uma das peas. A
Figura 24 mostra as duas situaes normalmente possveis. J os LEDs de Status podem
indicar trs situaes:
1. LED de Status Apagado: Nenhuma pea est presente para o teste na posio
referida, ou ao menos a referida pea no foi reconhecida pela jiga.
2. LED de Status Aceso: A jiga reconheceu a presena de uma pea na posio
referida, e esta pea ainda no falhou no teste automtico, caso este esteja em
execuo.
3. LED de Status Intermitente: A pea da posio referida falhou no teste
automtico que est em execuo ou que j foi concludo.

Indicaes do LCD
As principais telas e menus exibidos no display LCD seguem uma mesma estrutura, que
a indicada pela Etiqueta Frontal. Esta estrutura consiste em dividir o display em um conjunto
de parmetros a serem visualizados e editados pelo operador. A Etiqueta faz a indicao dos
parmetros, relacionando cada um com uma localizao no display.

Figura 25 - Etiqueta Frontal - Indicanes do LCD

38

Trabalho de Concluso de Curso

Os parmetros Tipo, Modo, Repeties e Sensibilidade so os parmetros de configurao

do teste que j foram descritos na seo do Mdulo de Firmware de Rotina de Testes e
Resultados. O parmetro Fase mostrado durante a execuo da rotina de testes no modo
automtico e indica a fase atual do teste. O ltimo parmetro o de configurao da
Intercomunicao, onde as opes Mestre, Escravo ou Isolado, so possveis.

Indicaes do Conjunto de Teclas

O Conjunto de Teclas constitui a parte da IHM por onde o operador ir comandar a jiga.
A Figura 26 mostra as funes que cada uma das seis teclas possui. Basicamente tem-se um
Teclado de Navegao, onde o operador ir alternar a seleo entre os itens exibidos (Teclas
de Setas, Direita e Esquerda) e editar o item selecionado (Teclas de Setas, Cima e Baixo),
juntamente com uma Tecla de Confirmao, que o operador ir usar para prosseguir com o
teste ou fazer alguma escolha, e uma Tecla de Cancelamento, que o operador utilizar para
cancelar o teste ou retornar para um menu anterior em alguns casos.

Figura 26 - Funes das Teclas

3.5.2. Menus e Telas Informativas do Display

Menu Principal
Atravs do Menu Principal o operador ir escolher o modo de teste que deseja, Manual ou
Automtico, e caso a escolha seja o Automtico, ele ir tambm escolher os parmetros do
teste automtico. A Figura 27 ilustra um exemplo quando o modo automtico est escolhido,
nota-se que os outros parmetros esto visveis e podem ser editados. J na Figura 28, onde

Trabalho de Concluso de Curso

39

o modo manual que est selecionado, os parmetros de teste no podem ser mais editados,
visto que estes no esto relacionados com o modo manual.
Como foi visto na seo 3.5.1, a Etiqueta Frontal fornece indicaes visuais que apontam
a localizao dos diversos parmetros. Alm disto, a segunda linha do display fornece um
resumo sobre o parmetro que est selecionado atualmente. A indicao de qual parmetro
est selecionado no momento feita a partir da intermitncia dos caracteres, ou caractere, do
parmetro selecionado.

Figura 27 - Ilustrao do Menu Principal - Modo Automtico Selecionado

Figura 28 - Ilustrao do Menu Principal - Modo Manual Selecionado

Tela Informativa do Teste Automtico

A Figura 29 ilustra a tela informativa que exibida durante o teste automtico. Ela exibe
os parmetros escolhidos, e informa em qual fase o teste se encontra atualmente e quais as
condies dos Eletrodos Inferior e Superior referentes ao Eletrodo de Referncia. Nesta tela
no possvel editar nenhum tipo de parmetro, visto que o teste est sendo executado, mas
possvel pausar o teste, e resumir depois, finalizar o teste, indo diretamente para o menu dos
resultados, ou ento cancelar totalmente o teste, retornando ao Menu Principal.

Figura 29 - Ilustrao da Tela Informativa Durante um Teste no Modo Automtico

Menu do Teste Manual

Como o Teste Manual completamente comandado pelo operador, este poder escolher as
condies individuais de cada um dos Eletrodos, isto feito a partir da seleo de um dos dois
eletrodos, que tambm feita atravs da intermitncia dos caracteres correspondentes, e
edio destas condies. A Figura 30 ilustra o Menu do Teste Manual.

Trabalho de Concluso de Curso

40

Figura 30 - Menu do Teste em Modo Manual

Menu dos Resultados de Teste

O Menu dos Resultados responsvel por fornecer informaes mais detalhadas sobre os
resultados do ltimo teste automtico. possvel saber individualmente, pea por pea,
quantas vezes cada uma falhou, em quais sensibilidades e em quais fases do teste, assim
tambm como a quantidade de vezes que cada pea obteve sucesso nos testes. Apenas neste
Menu que o parmetro de Rels em Teste pode ser editado, funcionando ento no mais
como o nmero total de rels presentes, mas sim para que o operador possa escolher para qual
das peas ele deseja saber os detalhes do teste.
As Figura 31 e Figura 32 ilustram duas situaes possveis para um mesmo Menu de
Resultados de um teste automtico. A primeira figura ilustra que a pea nmero 5 passou nos
testes, j a segunda ilustra que a pea nmero 4 falhou nos testes.

Figura 31 - Tela de Resultados - Rel 5 Passou nos Testes

Figura 32 - Tela de Resultados - Rel 4 Falhou nos Testes

Trabalho de Concluso de Curso

3.6.

41

O Projeto em Nmeros

A Tabela 3 exibe informaes sobre a quantidade utilizada de vrios componentes de

hardware e firmware.

HARDWARE
FIRMWARE
Capacitores
104
Arquivos de Cabealho
0009
Chaves Push-Button
006
Arquivos Fontes
0008
Circuitos Integrados
024
Definies de Nomes (#define)
0325
Diodos
104
Definies de Tipos (typedef)
0036
Display LCD
001
EEPROM Utilizada (Bytes)
0016
Indutores
004
Enumeraes (enum)
0185
LEDs
024
Funes
0070
Rels
048
Linhas de Cdigo
7884
Resistores
264
Linhas de Comentrios
3081
Total de rea PCI (cm2) 614
RAM Utilizada (Bytes)
1521
Transformadores
002
Tamanho Cdigo Objeto (kB)
0046
Transistores
065
Variveis Globais
0241
Tabela 3 - Quantidade Utilizada de Vrios Componentes de Hardware e Firmware

Trabalho de Concluso de Curso

4.

Validao e Testes

4.1.

Testes e Validao dos Mdulos de Hardware

42

Como foi dito anteriormente, grande parte dos circuitos eletrnicos que compem os
mdulos de hardware, foram ou so utilizados pela Engenharia de Desenvolvimento da
empresa, e portanto esto presentes em inmeras solues j desenvolvidas e comercializadas.
Desta forma, tratam-se de circuitos j validados em campo. Mesmo assim, um prottipo de
todos os mdulos foi montado, validando o funcionamento em conjunto dos mdulos assim
tambm como o funcionamento dos circuitos adicionais desenvolvidos exclusivamente para o
projeto, com a exceo do Mdulo de Intercomunicao, este foi validado apenas com as trs
jigas j montadas.
Apenas aps esta validao inicial atravs do prottipo que o desenho dos layouts das
duas placas de circuito impresso comeou a ser desenvolvido. Com as placas de circuito
impresso j fabricadas e disponveis, montou-se ento uma placa de cada tipo, uma Placa Me
e uma Filha, para assim validar os mdulos de hardware em suas placas finais. A Figura 34 e
Figura 33 mostram fotos das jigas ainda em fase de testes, com seus circuitos mostra.

Figura 33 - As Trs Jigas com a Prateleira Ainda Aberta

Trabalho de Concluso de Curso

43

Figura 34 - Vista Frontal Circuitos Mostra

Os layouts e esquemticos dos circuitos foram desenvolvidos e desenhados na ferramenta

de EDA P-CAD 2002. O recurso chamado de Captura de Esquemtico, comumente existente
em ferramentas de EDA, foi utilizado para garantir que todas as conexes eltricas existentes
entre os componentes dos circuitos representados pelos esquemticos fossem devidamente
realizadas nos layouts.
Desta forma, os erros existentes nos layouts foram erros que estavam presentes tambm
nos esquemticos ou que aconteceram por erros cometidos na criao de objetos da biblioteca
de smbolos da ferramenta. Todas as falhas presentes nas placas de circuito impresso foram
contornadas com pequenas correes.

4.2.

Testes e Validao dos Mdulos de Firmware

O desenvolvimento do firmware foi iniciado apenas quando o prottipo de hardware j

estava montado, de forma a tornar possvel que os testes fossem realizados em paralelo ao
prprio desenvolvimento, e isto foi importante, visto que nos testes de vrios mdulos de
firmware primordial j se ter a interao real com o hardware.

Trabalho de Concluso de Curso

44

Uma ferramenta importantssima no desenvolvimento, nos testes e eliminao de bugs dos

mdulos do firmware, foi o programador e debugger in-circuit ICD2 da prpria Microchip,
juntamente com a IDE MPLAB. Com estas ferramentas foi ento possvel realizar testes com
o firmware sendo executado diretamente pelo prprio micro-controlador da jiga e ainda assim
tendo acesso de leitura e escrita a qualquer contedo de memria (que inclui todos os
registradores do PIC), e com o controle total da execuo atravs de break-points e de
execuo passo-a-passo.

4.3.

Validao Final em Campo

A etapa final de validao consistiu, em um primeiro momento, na operao das jigas a

toda capacidade, executando as mais variadas rotinas de testes para os oito rels possveis em
cada, e no local permanente, juntamente com os outros equipamentos de testes. A Figura 35
mostra a prateleira j fechada, com os circuitos das trs jigas em seu interior, e j encaixada
na estante.
Em um segundo e ltimo momento, a etapa final de validao consistiu no prprio uso
regular da jiga pelos tcnicos responsveis pelos testes dos Rels de Nvel. Isto aconteceu
aps estes terem sido treinados e familiarizados com a operao das jigas.
Alguns problemas relacionados ao hardware foram encontrados apenas nesta etapa final
de validao, muito provavelmente, a causa destes problemas origina-se pela interferncia de
campos emitidos pelas prprias peas em teste ou por outros equipamentos presentes no setor
de teste. Esses problemas no comprometeram o funcionamento principal da jiga, e por conta
do fim do perodo de estgio eles no foram contornados, porm possveis solues foram
sugeridas:

Corrupo dos Caracteres Especiais do LCD: por motivos de interferncias

externas, esporadicamente o controlador do LCD perdia a programao dos
caracteres especiais programados na inicializao do LCD, como conseqncia
disto, outros caracteres sem significado eram exibidos no lugar.
o Possvel Soluo: reprogramar periodicamente os caracteres especiais, e
no apenas na inicializao do display.

45

Trabalho de Concluso de Curso

Falha

na

Leitura

da

Memria

EEPROM

do

Micro-controlador:

esporadicamente, e por motivos no conhecidos, o micro-controlador no

conseguia ler corretamente os valores salvos em sua memria EEPROM interna,
desta forma os parmetros de teste e ID da jiga no eram corretamente restaurados
na inicializao, sendo ento necessrio a re-configurao por parte do operador.

Figura 35 - As Trs Jigas j Fechadas no Local de Trabalho

Trabalho de Concluso de Curso

5.

46

Consideraes Finais
O desenvolvimento do projeto, do incio ao fim, levou cerca de seis meses, tempo durante

o qual o aluno tambm realizou outras tarefas na empresa. Todos os Requisitos e Critrios
Iniciais foram atendidos pelo projeto com sucesso. Alm disto, o projeto foi amplamente
documentado:

O cdigo fonte do firmware est devidamente comentado;

Todo o esquema eletrnico do hardware est disponvel, juntamente com toda a

listagem dos componentes;

As falhas de projeto esto devidamente descritas, de forma a serem corrigidas

posteriormente, assim tambm como os problemas encontrados durante a
validao final;

As concepes e definies de projeto esto descritas, de forma a tornar possvel a

utilizao ou at mesmo futuras melhorias por parte de outros desenvolvedores.

Do ponto de vista da empresa, o projeto trouxe etapa de testes dos Rels de Nvel maior
produtividade e confiabilidade. O projeto tambm constitui uma plataforma slida para o
desenvolvimento de novas jigas, no sendo mais necessrio desenvolver vrios mdulos de
hardware e firmware, e sendo possvel tambm o aproveitamento das vrias idias e
concepes, como as relacionadas IHM, e talvez at a utilizao destas tambm em futuros
produtos a serem desenvolvidos e comercializados pela empresa.

Do ponto de vista do aluno, acadmico e profissional, a experincia e os conhecimentos

adquiridos com o desenvolvimento do projeto foram de uma valia inestimvel.
No mbito dos conhecimentos tcnicos, o desenvolvimento de cada um dos diversos
mdulos contribuiu significantemente para a obteno de novas tcnicas e conhecimentos,
assim tambm como para a consolidao dos conhecimentos obtidos durante o curso de
Engenharia Eltrica.
No mbito profissional, a experincia em trabalhar com prazos e objetivos e de ser
avaliado profissionalmente por superiores e colegas de trabalho - no somente tecnicamente
mas tambm em relao s habilidades sociais e criatividade de conceber idias e realizar
definies de projeto contribuiu enormemente para o amadurecimento do aluno como
Engenheiro Eletricista.

Trabalho de Concluso de Curso

47

Bibliografia / Referncias

TRON Controles Eltricos Ltda. - Ficha Tcnica dos Rels de Nvel www.tronce.com.br
Microchip Technology Inc. - PIC18F8722 Family Data Sheet, Referncia:
DS39646B, 2004
JULICHER, J. - Microchip Technology Inc. Application Note: Hardware
Techniques for PICmicro Microcontrollers, Referncia: DS00234A, 2003
GUREVICH, V. Electrical Relays - Principles and Applications 2006 CRC
Press

Materiais de Estudo Importantes Utilizados ao Longo do Desenvolvimento do Projeto

Microchip Technology Inc. MPASM, MPLINK, MPLIB Users Guide, Referncia:

DS33014J, 2005
Microchip Technology Inc. MPLAB C18 C Compiler Users Guide, Referncia:
DS51288J, 2005
Microchip Technology Inc. MPLAB C18 C Compiler Libraries, Referncia:
DS51297F, 2005
HOROWITZ, P. - HILL, W. - The Art of Electronics, Segunda Edio, Julho 1989.

Trabalho de Concluso de Curso

48

Anexo A Layouts das Placas de Circuito Impresso

Ambas as placas possuem duas faces condutivas e furos metalizados que fazem conexo
eltrica entre as faces (Vias). Possuem tambm serigrafia em ambas as faces para indicao
visual dos componentes. Nas imagens abaixo, a serigrafia est em cor preta e as trilhas
condutivas em cor verde.As imagens esto fora de escala. O tamanho real da Placa Me de
14 cm de largura por 16cm de altura, e da Placa Filha de Nvel de 15,8 cm de largura por
24,8 cm de altura, referentes disposio mostrada.

Figura 36 - Placa Me - Face dos Componentes Convencionais

Trabalho de Concluso de Curso

Figura 37 - Placa Me - Face da Solda e dos Componentes SMD

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Trabalho de Concluso de Curso

Figura 38 - Placa Filha de Nvel - Face dos Componentes Convencionais

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Trabalho de Concluso de Curso

Figura 39 - Placa Filha de Nvel - Face da Solda e dos Componentes SMD

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