UCEVA.

Noguera, parcial 1, Diseo e implementacin de un reloj digital y un semforo de 3 vas en VHDL haciendo uso de
la FPGA.

Diseo e implementacin de un reloj digital y un

semforo de 3 vas en VHDL haciendo uso de la
FPGA.
Noguera Mauricio.
Jonmau1@hotamil.com
Unidad Central del Valle del Cauca

ResumenEl presente informe mostrara los puntos tratados

para el desarrollo del primer parcial de VHDL , en el cual se
especifican cada uno de los pasos para el diseo de un reloj
digital y un semforo de 3 vas. Tambin se expondrn cada
uno de los diseos implementados en el lenguaje de
descripcin de hardware VHDL, para el desarrollo final de la
practica.
Abstract--- This report will show the points raised for the
development of the first set of VHDL, which are specified in
each of the steps for designing a digital clock and a 3-way
traffic light. Also exhibited each of the designs implemented in
the hardware description language VHDL, for the final
development of the practice..

II.

OBJETIVOS

objetivo general:
disear e implementar un reloj digital con memoria, as como
tambin un semforo de 3 vas haciendo uso de los puertos de
expansin de la FPGA.
Objetivos especficos
1. disear el diagrama de estados para el semforo de 3
vas y el divisor de frecuencia para el manejo de los
segundos del reloj.

ndice de Trminos VHDL, FPGA, Quartus.

Disear los bloques de segundos, minutos y horas y

que estos funcionen mediante la interaccin del
divisor de seal con el bloque de segundos y q este
bloque a su vez controle a los dems bloques.

Mediante el uso de la herramienta port map realizar

la unificacin de los cdigos para el semforo.

I. LINTRODUCCIN
a ingeniera electrnica es una de las disciplinas acadmicas
mas verstiles, ya que si observamos su campo de aplicacin
nos daremos cuenta que tan grande es este. Uno de los campos
de aplicacin de la ingeniera electrnica es el diseo y
desarrollo de sistemas digitales, con el fin de desarrollar
conceptos relacionados con el diseo de sistemas digitales fue
necesario el desarrollo de esta practica, en la cual y por medio
de una serie de ejemplo se pretende dar a conocer las
aplicaciones de VHDL, como los son el diseo de semforos y
reloj digitales partiendo del punto de que este lenguaje no es
un lenguaje convencional como java, c++, o c, si no que mas
bien es un lenguaje de descripcin de hardware, concepto que
mas adelante se aclarara.

III.
A.

MARCO TERICO

VHDL.

El significado de las siglas VHDL (very high speed

integrated circuit) hardware description lenguaje,
es decir, lenguaje de descripcin de hardware de
circuitos integrados de muy alga velocidad. VHDL
es ele lenguaje de descripcin y modelado
diseado para describir, en una forma en que los
humanos y maquinas puedan leer y entender la
funcionalidad y la organizacin de sistemas
hardware digitales, placas de circuitos y
componentes.
VHDL es un lenguaje con una sintaxis amplia y
flexible que permite el modelado estructural, en
flujo de datos y de comportamiento de hardware.
VHDL permite el modelado preciso, en distintos
estilos, del comportamiento de un sistema digital

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la FPGA.
conocido y el desarrollo de los modelos de
simulacion
Uno de los objetivos del lenguaje VHDL es el
modelado. Modelado es el desarrollo de un
modelo para la simulacion de un circuito o
sistemas
previamente
implementado
cuyo
comportamiento, por tanto, se conoce. El objetivo
principal del modelado es la simulacion.
En la figura # 1. Se muestra las diferentes formas
de desarrollar sistemas digitales en VHDL.

permite la paralelizaran de instrucciones, y que se encuentra

mas cercana a una descripcin estructural del mismo, siendo
todava un descripcin funcional.
B.3 descripcin estructural:
Aunque no es la caracterstica principal de VHDL, tambin
permite ser usado como lenguaje de descripcin de estructura.
En este caso esta estructura tambin estara indicada dentro de
un bloque de arquitectura, aunque la sintaxis interna es
completamente diferente.

IV.

PROCEDIMIENTO

la practica consisti el disear e implementar dos aplicaciones,

las cuales se describen a continuacin.
1.
2.

1)

semforo de 3 vas.
Reloj digital con memoria

Semforo de 3 vas.

figura 1. Ilustracin de VHDL.

B.

estilos de descripcin de VHDL.

VHDL presenta tres estilos de descripcin dependiendo del

nivel de abstraccin. El menos abstracto es una descripcin
puramente estructural. Los otros dos estilos presentan una
descripcin puramente comportamental o funcional, y la
diferencia viene de la utilizacin o no de la ejecucin en serie.
B.1 descripcin algortmica
La descripcin comportamental es muy sencilla de entender,
ya que sigue una estructura muy parecida a los lenguajes de
programacin convencionales. Es por lo que se dice que se
trata de una descripcin comportamental algortmica.
Esta forma tan sencilla de describir un circuito permite
sintetizar el diseo a partir de una descripcin
comportamental.
En una descripcin comportamental no se estn indicando ni
los componentes ni sus interconexiones, si no simplemente lo
que hace, es decir, su comportamiento o funcionamiento.
B.2 descripcin de flujo de datos.
La descripcin anterior es puramente comportamental, de
manera que con una secuencia sencilla de instrucciones se
podra describir el circuito. Naturalmente, a veces resulta mas
interesante describir un circuito de forma que este mas cercano
a una posible realizacin fsica del mismo. En este sentido
VHDL pos una forma de describir circuito que adems

Para iniciar con el diseo del semforo de 3 vas, en primer

lugar hay que mencionar que para realizar todo este sistema lo
primero que hay que hacer es disear el diagrama de estados
para el primer bloque.
Hay que tener en cuenta que el primer semforo debe cumplir
con las siguiente secuencia y caractersticas.

Rojo 5 segundos
Rojo-amarillo 2 segundos
Amarillo 2 segundos
Verde 4 segundos

A simple vista se puede observar que el diseo de el primer

bloque del semforo cuanta con 13 estados desde So hasta el
S12, los cuales son los 13 segundos de la secuencia del
semforo.
Por tal motivo el primer paso fue disear el diagrama de
estados utilizando una maquina de estados Moore.
El diagrama de estados para el primer semforo se muestra en
la figura 2.

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la FPGA.

Figura 3. Divisor de frecuencia

Figura 2. Diagrama de estados semforo

La anterior figura corresponde al diagrama de estados del

semforo con sus respectivas salidas.
Para mayor entendimiento en la tabla 1 se muestra la
transicin de estados y su respectiva salida para el semforo.

Estado

salida
VERDE

S0
S1
S2
S3
S4
S5
S6
S7
S8
S9
S10
S11
S12

0
0
0
0
0
0
0
1
1
1
1
0
0

salida
AMARILL
O
0
0
0
0
0
1
1
0
0
0
0
1
1

Una vez diseado el divisor de frecuencia se continua con el

diseo del mtodo para la lgica de los estado, el cual se
realiza con la estructura de casos y la cual se muestra en la
figura 4.

salida
ROJO
1
1
1
1
1
1
1
0
0
0
0
0
1

Figura 4. Lgica de estado para el semforo

Tabla 1. Salidas para cada estado

Una vez entendidas la lgica del semforo se continua con su

implementacin en el lenguaje de descripcin de hardware
VHDL donde se realiza el respectivo cdigo para su
respectivo funcionamiento.
En primer lugar y como primer paso fue disear un divisor de
frecuencia para que cada estado fuese de 1 segundo
exactamente. Dicho divisor de frecuencia se muestra en la
figura 3.

Como ya se tiene el diseo de la lgica de estados se continua

con el diseo de la lgica de salida , la cual se realizo tambin
con la estructura de casos y se muestra en la figura 5.

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la FPGA.

Cabe mencionar que la palabra utilizada fue de una longitud

de 28 bits, ya que esos son el total de los 4 display 7
segmentos para la visualizacin de los tiempos requeridos en
el diseo del semforo.
A continuacin en las figuras 7 y 8 se muestran 2 ejemplo de
la simulacion en Quartus de este semforo.

Figura 5. Lgica de salida para cada estado.

Cabe resaltar que la lgica de salida, es la misma para los leds,

por ende lo anterior comprende el encendido de los leds de
visualizacin.
Por ultimo y como uno de los requisitos fue la visualizacin en
los display 7 segmentos de la FPGA el tiempo de cada led
encendido. La lgica para este punto se muestra en la figura 6.

Figura 7. Simulacion1

Figura 8. Simulacion2

Figura 6, codificacin 7 segmentos

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la FPGA.
por ultimo se muestra la implementacin de este semforo de
3 vas y los resultados obtenidos se muestran en las figuras 9
10 y 11 respectivamente.

En las imgenes anteriores se puede observar el resultado de la

implementacin del semforo.

2)

Reloj digital

Como segunda parte de la practica se encuentra el diseo de

un reloj digital, en el cual se pueda visualizar los segundos, los
minutos y las horas.
A continuacin se indican cada uno de los pasos que se
tuvieron en cuenta para el diseo de este semforo.
En primer lugar y como primer paso fue el diseo de un
divisor de frecuencia ya que haba que lograr que el periodo de
cada flanco de la seal cuadrada sea exactamente un segundo,
de esta manera ya se podra controlar el reloj exactamente.
Teniendo en cuenta lo anterior y habiendo explicado la razn
por la cual se debe disear un divisor de frecuencia, este se
muestra en la figura 11.
Figura 9. Ejemplo FPGA

La figura anterior muestra un ejemplo de la utilizacin de

la FPGA para los diseos en VHDL, la figura muestra el
resultado de la implementacin del semforo haciendo uso de
los puertos de extensin de la FPGA.
A continuacin se muestra otro ejemplo para as visualizar
mejor la implementacin.

. imagen 11. Divisor de frecuencia.

Una vez diseado el mtodo para el divisor de frecuencia se
continua con el diseo de los cdigos para el control de las
horas, los minutos y los segundos.
Los cdigos para estas acciones se muestran en las figuras
12,13,14 respectivamente.
. Figura 10. Ejemplo FPGA

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la FPGA.

imagen 12.control horas

imagen 14. Control segundos.

como se puede observar las anteriores figuras corresponden al

control de las horas, minutos y segundos, los segundos van de
0 a 59, los minutos van de 0 a 59 pero las horas van de 0 a 23,
y eso es lo que se hace en los cdigos mostrados en las figuras
anteriores.

Como ya se mostro en las anteriores imgenes el control de las

horas, los minutos y los segundos, es hora de asignar esas
variables a sus variables finales para su respectiva
visualizacin.
En las figuras 15,17,17 se muestra la asignacin de horas,
minutos y segundos respectivamente.

imagen 13. Control minutos

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la FPGA.

imagen 15. Asignacin horas.

En la imagen anterior se puede observar que las sentencias

utilizadas para este cdigo fueron:
- Process.
- Sentencias if then

Imagen 16. Codificador hexadecimal decimal.

En la imagen anterior se puede observar que las sentencias

utilizadas para este cdigo fueron:
Process.
- Sentencias if then.

A continuacin y como se menciono anteriormente se muestra

la asignacin de minutos.

imagen 17. Asignacin segundos.

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la FPGA.

Por ultimo y una vez finalizado los cdigos para el control y

asignacin de horas, minutos y segundos se realiza la ultima
parte, la cual consiste en la visualizacin de todos los datos, es
decir la codificacin de esos valores en los display 7
segmentos.
A continuacin en las figuras 18,19,20 se muestran los cdigos
para la codificacin de horas, minutos y segundos.

imagen 20. Codificacin segundos

por ultimo solo falta mostrar la implementacin fsica de este

reloj, lo cual se hace en la FPGA.
Las figuras 21 y 22 muestran en reloj digital implementado en
la FPGA.
imagen 18. Codificacin horas

imagen 21. Implementacin reloj

imagen 19. Codificacin minutos.

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la FPGA.

REFERENCIAS

1.
2.

imagen 22. Implementacin reloj.

V.

CONCLUSIONES

Como una de las conclusiones mas significativas

esta el entender como es el funcionamiento de
VHDL, ya que de ah parte la importancia de
diseos en este entorno. Entender que VHDL no es
como
los
convencionales
lenguajes
de
programacin que ejecutan las instrucciones de
una manera secuencial, si no mas bien en este caso
todas las instrucciones se ejecutan de manera
paralela, es decir, todas a la vez. Por esta razn se
dice que VHDL no es un lenguaje de programacin
convencional, si no un lenguaje de descripcin de
hardware.
Existen 3 maneras de realizar diseos en VHDL,
algortmica, de flujo de datos y descripcin
estructural. Entender las diferencias de cada una de
estas formas de describir hardware har que
nuestros diseos sean o no mas eficientes que
otros.
VHDL es un lenguaje de descripcin de hardware
y por tanto nos permite disear sistemas digitales
de gran complejidad en tan solo lneas de cdigo.

M. M. Mano, Diseo digital, tercera edicion.

R.tocci, Sistemas digitales, decimal edicion.