SINCRONIZACION

Comunicaciones
Digitales y Analgicas
SINCRONIZACIN
Autor:
Ing. Franco A. Bucafusco
VERSIN PREVIA (03-2005)
Autor: Franco A. Bucafusco
as
Comunicaciones digitales y analgicas (66.78)

Sincronizacin
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
Tabla de Contenidos:
1.
INTRODUCCIN............................................................................................................................................................... 3
2.
SINCRONIZADORES DE LAZO ABIERTO.................................................................................................................. 4
3.
SINCRONIZADORES DE LAZO CERRADO. ............................................................................................................... 6

3.1.
INTRODUCCIN ............................................................................................................................................................. 6
3.2.
DEFINICIONES ............................................................................................................................................................... 9
3.3.
TIPOS DE PLL.......................................................................................................................................................... 10
3.4.
MODELO LINEAL DEL PLL ...................................................................................................................................... 12
3.5.
FILTROS DE LAZO ........................................................................................................................................................ 16
3.6.
DETECTORES DE FASE ................................................................................................................................................. 17
3.6.1. Mezclador.............................................................................................................................................................. 18
3.6.2. Comparador de muestreo y retencin ................................................................................................................... 18
3.6.3. Compuerta XOR .................................................................................................................................................... 19
3.6.4. Detector secuencial con Flip Flop.................................................................................................................... 20
3.6.5. Detector secuencial de fase/frecuencia ................................................................................................................. 21
3.6.6. Detector de Reloj Lineal (Hogge)..................................................................................................................... 22
3.6.7. Bang Bang (Alexander) ................................................................................................................................ 23
3.7.
OSCILADORES CONTROLADOS POR TENSIN ............................................................................................................... 24
3.7.1. OCV Multivibrador ............................................................................................................................................... 24
3.7.2. OCV de anillo........................................................................................................................................................ 25
3.7.3. OCV resonantes .................................................................................................................................................... 25
3.7.4. En resumen............................................................................................................................................................ 26
ESTUDIO DE LAS APLICACIONES DE LOS SINCRONIZADORES..................................................................... 26
ia
4.
5.
Pr
ev
4.1.
RECUPERACIN DE PORTADORA Y DEMODULACIN EN SEALES DE BANDA PASANTE ............................................... 27
4.1.1. Recuperacin de Portadora para DBL-GP........................................................................................................... 27
4.1.2. Recuperacin de portadora para DBL-PS ............................................................................................................ 27
4.1.3. Lazo Cuadrtico.................................................................................................................................................... 28
4.1.4. Lazo de costas ....................................................................................................................................................... 28
4.1.5. Modulacion y Demodulacion de seales moduladas en frecuencia. ..................................................................... 29
4.2.
RECUPERACIN DE RELOJ DE SEALES DE BANDA BASE ............................................................................................. 29
4.2.1. Sincronizador por compuerta tarda o temprana.................................................................................................. 29
4.3.
SINTETIZACIN DE FRECUENCIAS ............................................................................................................................... 30
BLOQUES ADICIONALES: ........................................................................................................................................... 31
CHARGE PUMP (CP)............................................................................................................................................. 31
DIVISORES DE FRECUENCIA ........................................................................................................................................ 33
in
5.1.
5.2.
Ve
rs
REFERENCIAS:......................................................................................................................................................................... 36
Pgina 2

Sincronizacin
as
1. Introduccin
Co
Di m
git un
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s y aci
Anone
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gic
Sincronizar dos o ms eventos significa que dichos eventos se lleven a cabo al mismo tiempo. Si nos
referimos al campo de las comunicaciones, tanto analgicas como digitales, se refiere a que, tanto en el
equipo receptor como en el equipo transmisor, los relojes que gobiernan el tiempo en que ocurren esos
eventos, en ambos equipos, posean la misma frecuencia y la misma fase.
En una transmisin existen diversos factores que generan diferencias entre dichos relojes en ambos
extremos de la transmisin. A saber, dichos factores los podemos dividir en dos grupos: Los que tienen
relacin con la fabricacin de los equipos electrnicos y los que tienen relacin con el medio de
transmisin en si.
En el primer grupo entraran todos los efectos de dispersin en el valor de los componentes
electrnicos y de los procesos de armado. Esto equivale a decir que, mas all de que todos los
componentes sean del mismo tipo, sus variaciones en los valores generarn diferencias entre un equipo
y otro, por lo que a la larga generarn diferencias entre los valores de frecuencia/ fase de los relojes.
Por ejemplo, en el caso de la modulacin en amplitud con gran portadora se vi que no es necesaria
la demodulacin sincrnica para un dada calidad de transmisin, dado que se pueden emplear
detectores de envolvente para recuperar la seal analgica. Pero en caso de ser necesario un
sincronismo entre los dos extremos del enlace, el problema es similar y hay que resolverlo mediante
alguna estrategia.
Otro efecto que produce diferencias de relojes, que entrara en este grupo, es el del ruido generado
en el equipo transmisor. Dicho ruido, agrega aleatoriamente no idealidades en las seales que ste
genera tanto las seales de salida como las seales internas de control y sincronismo.
ia
En el segundo grupo de los factores intervinientes en los desvos entre los parmetros de los relojes
se encuentran todos los efectos agregados por el canal de comunicacin, mencionados en el captulo
introductorio. Por supuesto, segn sea el canal elegido, cada efecto poseer mayor o menor
importancia. Estos efectos son:
Ruido: de fase, de frecuencia y de amplitud.
Distorsin: lineal y no lineal.
Atenuacin: constante o selectiva en frecuencias.
ev
Pr
Es este el momento oportuno de realizar una diferenciacin importantsima. A esta altura del curso, el
lector sabr muy bien que una cosa es el tipo de datos trasmitido y otra el tipo de seal empleado para
hacerlo. Cualquiera sea la informacin a transmitir, el tipo de seal para realizarlo depende en un grado
muy alto del tipo de canal empleado para la comunicacin.
in
Por ejemplo, en el caso de desear realizar una comunicacin de informacin analgica por un canal
de radio, una opcin sera modularla en amplitud (por ejemplo con gran portadora). En ese caso, el
sistema receptor debera sincronizarse con la portadora para que la demodulacin se realice de forma
correcta. Otro ejemplo podra ser que la informacin del ejemplo anterior se deseara enviar mediante un
enlace ptico y en tal caso, podra elegirse una modulacin por posicin de pulsos. En este ejemplo el
sistema de recepcin deber sincronizar su reloj interno con cada smbolo que se recibe.
Ve
rs
En estos dos ejemplos, la sincronizacin se realiza con una sola seal de referencia proveniente del
equipo transmisor (portadora o reloj), pero no es necesariamente as en todos los casos. Por ejemplo, si
consideramos una transmisin de una seal NRZ mediante un canal de radio utilizando ASK, hay que
sincronizar en primera instancia con la portadora de la modulacin, y luego en segunda instancia con el
reloj que gener la seal NRZ para la correcta decisin de cada smbolo (observar Figura 1). Por
supuesto, el primer sincronismo es una demodulacin sincrnica (o coherente), y el segundo en una
sincronizacin del reloj con respecto a los smbolos para determinar el instante en el cual tomar la
decisin de que smbolo fue transmitido.
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Banda Base
Co
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as
Modulacin
ASK
Canal
Demodulacin
1
Extraccion
de portadora
Extraccion
de reloj
Instantes de desicin
Figura 1. Diagrama de las seales involucradas en una transmisin de datos digitales.
ev
ia
En ambos casos, se tienen entonces diferentes instancias de sincronismo. Por ende, dependiendo del
sistema que se trate, el mismo tendr diferentes tipos de sincronismo. Mas precisamente el sincronismo
de portadora se utiliza para demodular a la seal de entrada para recuperar la inteligencia y el
sincronismo de reloj (en este caso, si se tratara de inteligencia digital) significa sincronizar cada smbolo
digital enviado, para su correcta interpretacin. De todas formas, hay implementaciones en las que la
frecuencia de portadora y la del reloj son mltiplos, entonces en ese caso bastar con sincronizar solo
una de ambas referencias.
in
Pr
Existen muchas tcnicas para realizar la recuperacin del reloj/portadora de transmisin a partir de la
seal recibida. Segn sea el tipo de informacin que se trasmite, existen mtodos para incluir en la seal
resultante una referencia del reloj de transmisin En comunicaciones de informacin analgica en
general se envan portadoras de referencia adems de la informacin propiamente dicha. En
comunicaciones de informacin digital, el panorama es ms variado, ya que existen muchas
posibilidades de realizar dicha inclusin (es el caso, por ejemplo, de una seal codificada mediante un
cdigo bifase, para una transmisin digital de banda base, o de una seal analgica modulada en AM
con portadora piloto). No obstante, tambin existen transmisiones de seales analgicas o digitales que
no incluyen referencia alguna, por lo que en esos casos es necesario regenerar la seal de sincronismo
localmente en el receptor. Dada esta variedad de posibilidades, fueron surgiendo con el tiempo
diferentes tipos de circuitos sincronizadores.
De forma totalmente generalizada podemos distinguir a los sincronizadores en dos grupos:
Sincronizadores de lazo abierto.
Sincronizadores de lazo cerrado.
Ve
rs
Estos tipos de sincronizadores se analizaran en los subsiguientes puntos de este capitulo. El uso de
cada tipo de sincronizador depende directamente de la aplicacin.
2. Sincronizadores de lazo abierto
Este tipo de sincronizador extrae la informacin de sincronizacin directamente de la seal recibida.
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En el caso de que la seal de entrada posea una modulacin o codificacin que tenga en su
contenido espectral una componente en la frecuencia del reloj, un mtodo consiste en extraerla
directamente mediante un filtro pasa banda, amplificarla y luego limitarla en amplitud. La seal resultante
sera directamente el reloj de transmisin. Este, por ejemplo, puede ser el caso de una seal digital
codificada en RZ.
Cuando no existe en el contenido espectral de la seal una componente de la frecuencia del reloj se
debe anteponer al sistema anterior un bloque alineal (por ej, un bloque de ley cuadrtica o uno de valor
absoluto) que genere dicha componente de frecuencia. Este es el caso de una seal, por ejemplo, NRZ.
En la siguiente figura podemos observar un diagrama en bloques de este tipo de sincronizador.
Seal
recibida
BLOQUE
ALINEAL
FILTRO
PASABANDA
Reloj
recuperado
LIMITADOR
Figura 2. Diagrama en bloques de un sincronizador de lazo abierto.
Estos dos mtodos de extraccin de reloj, solo hacen eso: extraen el reloj (o en caso de una
modulacin analgica, extraen la portadora1). Al sincronizador todava le faltar un bloque adicional que
alinee las fases del reloj y la seal de entrada. Verdaderamente el sincronizador propiamente dicho seria
este ultimo bloque, pero existen implementaciones en las cuales no se puede separar la recuperacin de
reloj de lo que sera el sincronizador por ello denominaremos sincronizador a todo el conjunto.
ia
Seal
recibida
SINCRONIZADOR
Reloj
ev
RECUPERACION
DE RELOJ
Seal
Resincronizada
Datos
de endrada
Pr
Reloj
Seal de datos
resincronizados
in
Figura 3. Esquema del sincronizador de lazo abierto completo

y diagrama en tiempo asociado (para seales digitales).
Ve
rs
El sincronizador, hablando de forma general, alinea las fases de la seal con informacin y el reloj. Si
hablamos de seales digitales, muestrea el valor lgico de la seal recibida en un momento preciso
determinado por el reloj recientemente recuperado introduciendo una reduccin importante del ruido de
fase (Jitter 2). Generalmente estar, en este caso, implementado mediante un circuito biestable (flip
flop3) tipo D Maestro Esclavo atentamente optimizado (para el diseo mediante componentes discretos).
1
De aqu en adelante se utilizara la palabra reloj para ambos casos haciendo referencia a una seal coherente con la seal
recibida. Cuando se necesite hacer la diferencia entre reloj y portadora se aclarar.
2
El jitter de una seal digital es el defasaje no deseado entre los flancos de una seal real y la ideal. En seales analgicas, y
de forma mas general, este efecto se denomina ruido de fase.
3
Flip Flop es el termino en ingles que se le asigna a los circuitos lgicos biestables.
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Para seales analgicas, en los casos vistos, el sistema de lazo abierto simplemente reproduce y
amplifica la portadora de referencia, por lo que, idealmente, ya estara en fase con respecto a la del
transmisor.
Un inconveniente de este tipo de sincronizadores es el hecho que, dado que la seal se extrae
directamente de la seal recibida, el reloj extrado estar contaminado por el ruido de la transmisin.
3. Sincronizadores de lazo cerrado.
3.1. Introduccin
Este tipo de sincronizadores emplean, para la recuperacin del reloj, mtodos de realimentacin que
produzcan ajustes en la frecuencia del reloj en funcin de la seal de entrada. Se los denomina tambin
como sincronizadores de seguimiento de error. Los tipos de sincronizadores realimentados (o de lazo
cerrado) son muchos dependiendo de la aplicacin. Los mas conocidos de todos son los denominados
PLLs4 que surgieron en un principio para sincronizar las portadoras de las modulaciones analgicas.
No obstante surgieron, bajo el mismo principio de realimentacin, sincronizadores para seales digitales
(en este caso, la gama de aplicaciones y de tipos de sincronizadores es mayor). Se comenzar
analizando las caractersticas del PLL clsico para comprender la ventaja de la realimentacin para la
sincronizacin. Sin embargo, ms adelante se darn ejemplos de otros tipos de sincronizadores que se
alejan del concepto de un PLL.
Los PLLs son circuitos encargados de seguir la frecuencia y/o la fase estable de una seal de
referencia de entrada. Ese seguimiento se debe a que el circuito esta realimentado negativamente (ms
adelante se explicar este efecto a partir de la Figura 5 como base). Este concepto se puede aplicar
tanto en seales analgicas como en seales digitales. Esto puede ser, reproducir una portadora
contenida en la seal recibida sin ruido o distorsin o tambin recuperar una portadora de una seal que
no tiene directamente a la portadora como contenido.
ev
ia
La explicacin que tendr lugar a continuacin estar basada en el tpico PLL analgico para
recuperacin de portadoras senoidales. No obstante, el principio de funcionamiento de un PLL para
seales digitales es similar, salvo que en este caso los tipos de implementacin son mayores.
Pr
Una forma de llevar a cabo el seguimiento de la frecuencia de una portadora generada localmente a
una portadora proveniente de la seal de entrada es utilizando un Oscilador Controlado por una tensin
que sea proporcional a la diferencia de frecuencias entre la oscilacin que este mismo produce y la
seal de referencia (ver Figura 4).
Entonces los componentes fundamentales de un PLL son:
in
Detector de fase (DF): Es un bloque alineal que entrega a su salida una tensin proporcional a la
diferencia de fases relativas entre dos seales. En este caso, una seal es la de referencia y otra es la
seal de salida que produce el PLL.
Ve
rs
Oscilador controlado por voltaje (OCV): Es un oscilador que posee la caracterstica de

proporcionar su oscilacin en funcin de una tensin de entrada de baja frecuencia. Tambin se trata de
un bloque alineal.
PLL son las siglas de Phase Locked Loop en ingles, o Lazo de enganche de fase.
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Sincronizacin
VE = kD .D
D= ENT-SAL
Oscilador
Controlado por
tensin (kO)
as
Detector de
Fase (kD)
Seal salida (SAL)
fSAL = fL+kO.VE
Co
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Seal referencia (ENT)
VSAL @ fSAL
Figura 4. Diagrama en Bloques de un circuito PLL conceptual.
Para el anlisis del diagrama en bloques consideraremos una expresin genrica para cada una de
las seales involucradas. Cada una ser una seal cosenoidal5 con diferentes fases instantneas.
Seal de entrada (referencia)6:
V ENT (t ) = cos[ ENT (t )]
[1]
con:
ENT (t ) = 2f ENT t + ENT
[2]
Seal de salida:
ia
VSAL (t ) = cos[ SAL (t )]

con:
[3]
ev
SAL (t ) = 2f SAL t + SAL (t )
[4]
Si a dichas seales se les detecta la fase instantnea, y se les hace la diferencia se obtiene:
Pr
D (t ) = ENT (t ) SAL (t )
D (t ) = 2f ENT t + ENT 2f SAL t SAL = 2 [t ( f ENT f SAL ) + c]

[5]
in
Esta diferencia de fase instantnea, denominada error de fase, se traduce a la salida del DF
mediante la siguiente expresin:
Ve(t ) = k D D (t )
[6]
Ve
rs
Dicho valor de tensin, denominado tensin de error, ser entonces el que controle al OCV, para dar
salida a VSAL(t).
Para analizar el efecto de la realimentacin y de la estabilizacin de frecuencia de la salida se puede

observar el Figura 5. Se realizo un diagrama conceptual dividiendo al eje de tiempo en pequeos
5
Se utiliza seales cosenoidales para facilitar la explicacin.

Se supondrn las seales de amplitud unitaria. En general, la seal de referencia puede no poseer amplitud unitaria. No
obstante, en el diseo del lazo y luego, en la integracin a un determinado circuito, hay que tener presente los rangos de
tensin admitidos.
6
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intervalos, para analizar el funcionamiento de forma incremental. Por supuesto dicho comportamiento es
continuo, y el esquema muestra solamente como hace el oscilador para seguir a la frecuencia de
entrada.
fS
fO
Ve
Figura 5. Anlisis incremental bsico

del funcionamiento de un PLL
ia
Volviendo a la ecuacin 5 podemos ver que el error de fase varia linealmente con el tiempo,
encontrndose el PLL en un estado en el que no esta enganchado (fENTfSAL). Este aumento,
provocara que la tensin que provee el detector de fase diverja a infinito, cosa que no es posible, dado
que la tensin de salida del mismo est acotada. De todas formas, el detector de fase es un circuito
alineal por naturaleza que para ciertos errores de fase (pequeos) se lo puede considerar como lineal
(linealidad de la funcin transferencia VE/D).
ev
La alinealidad del detector de fase surge directamente de la concepcin de dicho sistema. Para
analizar dicha afirmacin, se supondrn para este anlisis seales de salida y referencia de igual
frecuencia y fase relativa diferente de cero (fENT = fSAL ).
Pr
El detector de fase, como dijimos anteriormente, genera una tensin proporcional al error de fase.
Ve
rs
in
Para un error de fase de 0 radianes el detector dar una tensin nula y a medida que el error crece
esa tensin aumenta. Llega un momento, que dichas senoides coinciden nuevamente en tiempo. En ese
caso el error de fase resultara igual a 2 y la tensin del detector de fase debera volver a ser nula. Esto
da una idea de que la curva de transferencia del detector de fase posee una caracterstica peridica.
Este efecto se puede comprender mejor observando la Figura 6. Dicha transferencia peridica genera,
en el caso de que el error de fase supere el rango lineal del detector, una tensin peridica de salida.
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VD
Co
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VD
T=1/(fS-fO)
Figura 6. Comportamiento alineal del detector de fase
Este ltimo diagrama muestra que para pequeos errores de fase, el detector se comporta de forma
lineal. Matemticamente, si se considera que el detector posee una transferencia senoidal, aproximando
dicha transferencia al origen en donde el error de fase es muy pequeo, dicha senoidal se puede
considerar una recta con una pendiente dada. En cuando el error de fase supere los radianes, el
detector mostrara su comportamiento alineal.
Mas adelante se analizar un modelo lineal de PLL en el cual se deber tener en cuenta que el error
de fase deber poseer pequeas variaciones.
ia
En la Figura 4 se present un diagrama muy bsico de PLL, pero en la prctica ocurren ciertos
efectos que es mejor evitarlos, mediante el agregado de ciertos bloques adicionales.
Pr
ev
Si suponemos al sistema trabajando de forma completamente alineal, adems de generar tensiones

de frecuencia fENT-fSAL (como se observa en la Figura 6) a la entrada del oscilador controlado, en ciertos
detectores de fase, se generaran componentes de frecuencias mayores a esa (fENT+fSAL,, etc). Dichas
frecuencias no son de inters en el funcionamiento del PLL por lo que, dicho efecto, impone el
agregado de un filtro de lazo (FL) entre el OCV y el DF. Este filtro filtrara las componentes de frecuencia
mencionadas, dejando pasar solo la componente de baja frecuencia fENT-fSAL, una continua o pequeas
variaciones de tensin. Este filtro tambin genera una reduccin drstica del ruido de la seal de
referencia de manera notable.
3.2. Definiciones
in
Si se observa el esquema bsico de un PLL se ve que es un sistema realimentado. Este poseer

tiempos de respuesta tal como cualquier filtro analgico tradicional. Por ello, se definen 3 estados
fundamentales del funcionamiento del PLL:
Ve
rs
Libre Corrida: Es el estado de oscilacin en que se encuentra el oscilador controlado al no recibir

seal de referencia o al tener una referencia que no permita un enganche correcto. Para que se de esta
condicin VD generalmente depende de la implementacin del Oscilador Controlado. La frecuencia de
salida en este caso ser la frecuencia de libre corrida (fL)
Estado Fijo: Este es el modo que se busca. Se genera cuando el sistema se encuentra en estado
estable (o sea que las frecuencias fSAL y fENT son iguales mas una diferencia finita de fase).
De captura: Este estado es cuando el sistema se encuentra en estado transitorio en el que la
frecuencia de referencia es mayor o menor que la de salida. En este estado el Oscilador controlado se
dice que se encuentra a la captura de una frecuencia de salida estable.
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Para que el PLL pueda engancharse en fase, la frecuencia de la seal de referencia debe ser
cercana a la frecuencia de libre carrera del Oscilador controlado. Se define para esto un rango de
frecuencias de entrada denominado de rango de captura (asociado con el estado de captura) para el
cual el PLL podr enganchar. Luego que el PLL haya enganchado, el sistema se mantendr as aun
producindose variaciones en la frecuencia de la seal de referencia. Para saber que rango de variacin
acepta un PLL, sin perder el enganche, se define el rango de bloqueo. Este rango es mayor al rango
de captura.
fSAL
Rango de Bloqueo
Rango de Captura
fL
fENT
Figura 7. Rangos de funcionamiento del PLL
Para calcular estos rangos de forma aproximada (dado que dependen de muchos factores) ser
necesario el anlisis del prximo punto.
ia
Por otro lado, el proceso de captura de un PLL es muy complejo y posee un anlisis matemtico
demasiado complicado, por lo cual no se detallar aqu.
3.3. Tipos de PLL
ev
Un PLL, como se coment anteriormente, puede ser analgico o digital. La diferencia radica en el
tipo de bloques funcionales que ste posea. El tipo de PLL analgico analizado anteriormente se
denomina PLL clsico o PLL lineal.
Pr
Dentro del los PLLs digitales se pueden encontrar varias subdivisiones segn la base de
funcionamiento. A grandes rasgos podemos hacer una divisin de los PLL en:
PLLs con seales digitales
Digitales 100%
Por software
in
Si bien es confusa la subdivisin, a continuacin se pasar a explicar la diferencia y se podr

comprender de mejor forma.
Ve
rs
Ambos tipos de PLL funcionan con seales digitales de entrada y salida. Los PLLs con seales
digitales son PLLs en los que uno o ms de un bloque funcional fueron reemplazados por su
equivalente digital. Un ejemplo de este tipo de PLL se puede ver en la Figura 8. En se caso el
detector de fase es digital y el filtro de lazo y el OCV son analgicos.
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Detector
de fase
Digital
Seal en fase
con la referencia
Co
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Seal de
Referencia
Filtro
de Lazo
as

Sincronizacin
Oscilador
Controlado
por Tension
Figura 8. PLL digital clsico
La segunda clasificacin de los PLL hace referencia a los cuales en donde no existe seal analgica
alguna. El PLL en este caso se maneja solamente mediante seales digitales.
Seal de
Referencia
Detector
de fase
Digital
Contador
descender
Oscilador
Controlado
Digitalmente
ia
Seal en fase
con la referencia
ascender
ev
Detector
de fase
Digital
Filtro
de Lazo
Digital
Pr
Seal de
Referencia
Seal en fase
con la referencia
Oscilador
Controlado
Digitalmente
in
Figura 9. Dos tipos de PLL 100% digitales
Ve
rs
Dos tipos de PLLs que entran en esta categora se muestran en la Figura 9. En el primer caso el
detector de fase genera pulsos que indica al contador que aumente o disminuya su cuenta, y por
consiguiente modifique la entrada digital al OCV digital. En el segundo caso el detector de fase genera
valores digitales de n binits que representan al error de fase, los cuales son ingresados en un filtro
digital, el cual a su vez provee de palabras digitales al OCV digital.
Aparte de los PLLs implementados en hardware, ya sean digitales o analgicos, existen PLLs
implementados por software. Esto es posible en el caso de que la frecuencia de muestreo y la de
procesamiento del sistema sea mucho mayor a la frecuencia central del PLL. Este tipo de lazos poseen
muchas ventajas con respectos a los implementados por hardware, y poseen a su vez muchsima
flexibilidad de diseo. Estos PLLs se implementan de forma muy parecida a una implementacin en
una simulacin, con la diferencia que estos manejan datos reales.
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Sincronizacin
as
3.4. Modelo Lineal del PLL
Co
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Antes de entrar en detalle con las funciones de transferencia hay que tener en claro que este anlisis
es vlido para un sistema lineal. Por ello, se limitar a un anlisis en el que el PLL se comporte de
forma lineal (basndolo en un modelo lineal). Esta linealidad depender de los rangos de cada
parmetro del sistema. Para que esto sea posible todo el anlisis ser hecho suponiendo al PLL en
estado fijo y con muy pequeas variaciones de frecuencia/fase en la seal de referencia.
El anlisis por consiguiente se realizara alrededor de un punto de trabajo Q, tanto en el detector de
fase como en el oscilador controlado.
En caso del detector de fase, definimos una transferencia lineal dada por la ecuacin:
V ENT (t ) = k D . D
[7]
Aplicndole transformada de Laplace:
k D ( s) =
VENT ( s )
D ( s)
[8]
En el caso de modelar al oscilador controlado por tensin:
SAL (t ) = k O .Vd (t )
[9]
Pero la frecuencia instantnea de una seal es equivalente a la derivada de la fase instantnea con
respecto al tiempo, entonces:
ia
SAL (t ) = k 0 . Vd (t ).dt
ev
[10]
Aplicndole la transformada de Laplace:
[11]
VD
in
Ve
rs
k0
.Vd ( s )
s
Pr
SAL ( s) =
Vd
VD
Oscilador Controlado
Detector de fase
Figura 10. Linearizacin de los bloques del PLL
El diagrama en bloques linealizado ser el siguiente:
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D= ent-sal
KD
sal
Ve
F(s)
Vd
kOCV/s
sal
Co
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ent
as

Sincronizacin
Figura 11. Modelo linearizado del PLL
Utilizando las ecuaciones [8] y [11] se puede deducir, a partir del diagrama en bloques anterior la
siguiente ecuacin de transferencia:
sal
k D k O F (s)
= H ( s) =
s + k D k O F ( s)
ent
[12]
Un anlisis de dicho resultado no podra hacerse sin conocer, en principio la funcin de transferencia
del filtro pasabajos. Ms adelante se expondrn los tipos ms usuales de filtros pasabajos en el diseo
de los PLL. Sin embargo, se aqu se analizara a H(s) a partir de un solo tipo de respuesta pasabajos.
Se define como tipo de sistema PLL al nmero de polos en el origen de la funcin de transferencia
a lazo abierto. El tipo de un sistema PLL esta relacionado con el error de fase que genera el sistema,
para distintos tipos de seal de entrada. Por otro lado, se define al orden del sistema PLL como la
potencia mayor del polinomio del denominador de H(s). Por ejemplo, si no posee filtro de lazo, este sera
un PLL de 1er orden.
ia
A continuacin se propondr un tipo de filtro pasabajos el cual dar un sistema de 2do orden de tipo
17.
1
1 + s.T1
ev
F (s) =
[13]
Pr
Antes de continuar, es recomendable hacer una aclaracin. La respuesta H(s) dar una respuesta en
frecuencias del PLL. Dicha respuesta en frecuencia no tiene relacin alguna con las frecuencias de
entrada y salida del PLL. Solo hablan de una respuesta del sistema a los cambios de fase/frecuencia
de entrada y a la velocidad de dicho cambio.
in
Ahora si, tomando a F(s), reemplazando su transferencia en la ecuacin [12] y reagrupando los
trminos nos da una respuesta con la siguiente expresin:
H (s) =
s k D kO
+
T1
T1
k D kO
T1
[14]
Ve
rs
s2 +
Observando esta familiar expresin podemos ver que existe en este sistema de tipo 1 una
frecuencia natural (fN), y un coeficiente de amortiguamiento ():
El filtro utilizado en este ejemplo es un filtro pasabajos RC comn. Ms adelante se mostrarn otros ejemplos de filtros muy
usados.
Pgina 13

Sincronizacin
kO k D
T1
as
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
wn =
[15]
wn
2.T1
[16]
La frecuencia natural determina en ancho de banda del lazo cerrado y el coeficiente de

amortiguamiento determina su estabilidad. Estos conceptos se ampliaran mas adelante. Tambin existe
la relacin del coeficiente de amortiguamiento con el factor de calidad Q.
ev
ia
H(iw)
Pr
Figura 12. Respuesta en frecuencia parametrizada de un lazo de enganche de fase.
Para analizar el comportamiento de distintos tipos de modificaciones a la frecuencia de entrada al

PLL, se utilizar la teora de sistemas lineales y el teorema del valor final.
in
EL teorema del valor final hace la analoga entre una seal en el dominio del tiempo y de su
transformada de Laplace para calcular el valor de dicha seal en un tiempo infinito.
lim
lim
x(t ) =
s. X ( s )
t
s0
Ve
rs
[17]
Mediante esta igualdad vamos a analizar el caso de que a la entrada se presenten:
Un cambio impulsivo de frecuencia
Un salto de frecuencias
Dichas seales generaran un error de estado estacionario (EE) el cual, es una diferencia de fase
entre la seal de referencia y la de salida, cuando el PLL vuelve a estar en estado estacionario.
Pgina 14

Sincronizacin
as
=
EE = t
D (t )
[18]
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
Para expresar este error partiremos de la expresin general de H(s) para lograr encontrar una
expresin equivalente refirindose a la seal de referencia, segn la siguiente expresin.
D ( s) = ENT ( s ) SAL ( s) = ENT ( s) ENT ( s).H ( s)
[19]
A partir de esta expresin obtenemos:
d
s
= H D (s) =
ent
s + k D k O F ( s)
[20]
Las caractersticas de cada una de las excitaciones antes enlistadas para analizar el error de fase y el
resultado del error estn expresadas en la siguiente tabla (utilizando la F(s) definida anteriormente)
fent(t)
ent(t)
L[ent(t)]
sal(s)
EE
a.(t)
a.u(t)
a/s
H(s).ent(s)
a.u(t)
a.t
a/s2
k D .kOCV .F (0)
ia
Esta tabla muestra que EE va a depender de cmo se modifique la frecuencia de referencia. Esto es
muy importante a la hora de elegir el tipo de filtro pasabajos. Ntese que el valor de EE ante el segundo
tipo de excitacin que constante en el tiempo, y es inversamente proporcional a la ganancia de continua
del filtro.
Ve
rs
in
Pr
fSAL(t)
ev
Para observar el comportamiento en el tiempo de este sistema (utilizando F(s)) se puede observar la
Figura 13. Se empleo como parmetro al coeficiente de amortiguamiento.
Figura 13. Respuesta en el tiempo a un escaln de frecuencias en la entrada del PLL
Pgina 15

Sincronizacin
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
Ntese que solo modificando al coeficiente de amortiguamiento se modifica la ganancia de lazo y la

frecuencia natural del sistema, y por consiguiente la respuesta a un escaln de frecuencias (2do grafico)
se comporta segn los valores finales de la tabla. Se puede observar que, dadas las limitaciones de
F(s), si se pretende un transitorio ms rpido, el EE aumenta.
Dadas que las relaciones (ecuaciones [15] y [16]) entre el coeficiente de amortiguamiento, la
frecuencia natural, y las caractersticas del PLL son fijas para la F(s) dada, notamos que la respuesta
final del sistema esta muy limitada para realizar un diseo. Empleando otro tipo de filtro de lazo con una
F(s) diferente se podr generar respuestas con mayor grado de libertad.
Cuanto mayor sea el ancho de banda del sistema, mas rpido ser el transitorio. Por otro lado, el
ancho de banda determina, en parte, el rango de captura, segn la siguiente expresin [8], para el caso
analizado:
wC
1 .wB
T1
[21]
En dicha expresin el valor de T1 determina el ancho de banda del sistema. wB es el rango de

bloqueo que depende bsicamente del rango de operacin del OCV (La respuesta del mismo es lineal,
dentro de un rango de tensiones de entrada. Para dicho rango, posee por consiguiente un rango de
frecuencias de salida acotado, el cual determina el rango de bloqueo)
3.5. Filtros de lazo
ia
Como vimos anteriormente, el funcionamiento del PLL depende en gran parte de este bloque
funcional. El ejemplo dado, al introducir el concepto de transferencia de un PLL, fue hecho utilizando
un filtro pasabajos RC simple. Dicho filtro gener transferencias indeseadas para el PLL dada su
respuesta temporal, ya que el error de estado estacionario para un cambio de frecuencias de forma de
escaln no fu cero.
Pr
ev
Las propiedades del EE que se desean fijan el tipo de filtro de lazo que se debe disear. En la
mayora de las aplicaciones, el EE se pretende que sea cero para ambos tipos de cambios de la
frecuencia de la seal de entrada (un impulso o un escaln). Se puede demostrar, a partir de la
expresin de la ecuacin [20], que para que ello sea posible la ganancia del filtro de lazo para la
componente de continua deber ser igual infinito. El filtro que cumple con esta caracterstica se
denomina filtro integrador proporcional (proportional-plus-integrator). La transferencia de este tipo de
filtros es de forma genrica segn la siguiente expresin:
in
F ( s ) = k1 +
k2
s
[22]
Ve
rs
En la practica es muy complicado de lograr un filtro que posea ganancia de continua infinita. Por otro
lado, al analizar a la transferencia total del PLL y no al filtro en particular, notamos que si el filtro es de
orden N, el PLL tendr orden N+1, con lo que el anlisis matemtico de los mismos utilizando filtros muy
complejos resultara muy engorroso. Por ambas razones, en general se utilizan filtros de lazo con un
slo polo generando un sistema de segundo orden con una transferencia genrica segn la expresin:
Pgina 16
F (s) =
a1 s + a0
b1 s + b0
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
[23]
as

Sincronizacin
Reemplazando la ecuacin 26 en la ecuacin 20, calculando el valor del EE de forma genrica para
los cambios de frecuencia antedichos y analizando el comportamiento del resultado en funcin de cada
parmetro llegaremos a los resultados expresados en la Tabla 1.
Tabla 1
Condicin
Transferencia
F(0)
EE (a.(t))
a1=0;b1=0
F ( s) = k
b0=0
k
s+k
F ( s ) = k1 +
k2
s
k +s
f ( s) = 1
k2 + s
k1/k2
Resultado
a
k0 k D k
Filtro con ganancia simple que produce

un PLL de primer orden.
a
k0 k D
Este es un filtro de primer orden con

una constante de tiempo igual a 1/k. Se
denomina comnmente como
integrador con perdidas. Logra una
configuracin de PLL de segundo
orden.
Este es el filtro integrador proporcional.

Produce un PLL de segundo orden.
ak2
k0 k D k1
Este es otro filtro de primer orden con

mayor grado de libertad que el segundo
de la tabla. Tambin general un PLL de
segundo orden.
ev
k1=a1/a0;
k2=b1/b0
F ( s) =
ia
a1=0
EE (a.u(t)
Pr
Por supuesto existen implementaciones y mtodos de diseo de filtros de lazo de mayor orden, pero
son como dijimos ms engorrosos que el caso de un filtro de primer orden. A modo de ejemplo, se
puede mencionar que una aplicacin de PLL con filtro de lazo de mayor orden es la de PLL para
sistemas GPS8. En estos sistemas, dado que los satlites se ubican en orbitas bajas y se encuentran
en movimiento con respecto a la tierra, se genera en los receptores una situacin de modificacin lineal
de la frecuencia por efecto Doppler. Este efecto necesita para lograr un EE que el filtro de lazo posea
dos polos en vez de uno.
in
3.6. Detectores de fase

Este bloque funcional define una gran parte de los parmetros del PLL en su diseo final. Uno de
esos parmetros ser la capacidad del PLL para engancharse o no engancharse, dependiendo de las
variaciones de fase/frecuencia de la seal de entrada.
Ve
rs
En un principio se dijo que los PLL podan ser utilizados tanto en sistemas digitales como
analgicos. Esto sugiere que existan, para ambos sistemas, distintos tipos de detectores de fase as
tambin como diferentes tipos de OCVs.
En caso de los detectores de fases digitales, existen los que no tienen memoria, y los que si la tienen.
En general los detectores de fase con memoria son detectores de fase digitales que se caracterizan por
poseer mayores rangos de linealidad en sus trasferencias.
GPS son las iniciales de la traduccin del ingles de Global Positioning System
Pgina 17

Sincronizacin
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
Un PLL que tenga un DF sin memoria se lo denominar PLL de tiempo continuo, ya que constante
mente la salida sigue a la entrada. En caso contrario, se lo denominara de tiempo discreto ya que los
cambios del la tensin de error se realizarn, de darse, cara ciclo del reloj de salida.
3.6.1. Mezclador
El mezclador, como bien sabemos, multiplica ambos niveles de tensin, y proporciona a la salida un
valor proporcional al resultado. Cuando se lo alimenta con dos seales de distinta frecuencia, lo que
genera el mezclador es trasladar el espectro de frecuencias de una seal segn la frecuencia de la otra.
En forma general si tenemos dos seales con distinta fase obtenemos:
Ve(t ) = cos( ENT (t )).sen( SAL (t ))
1
Ve(t ) = [ sen( ENT (t ) SAL (t )) sen( ENT (t ) + SAL (t )]
2
[24]
Dicha tensin generar la suma de dos senoidales de distintas fases instantneas. Hay que notar que
el primer trmino de dicha tensin es una seal senoidal que tiene como fase instantnea a la diferencia
de las fases instantneas de cada una de las seales de entrada. Si suponemos a dicha diferencia muy
pequea, entonces se puede aproximar mediante una recta (en el origen), y as poder lograr una
expresin similar a la expresin de la ecuacin [6]. Dado que el segundo trmino corresponde a
frecuencias ms altas, dichas frecuencias sern filtradas por el filtro de lazo.
3.6.2. Comparador de muestreo y retencin
ev
ia
Este tipo de comparador se basa en muestrear y retener una de las seales segn la frecuencia de
la otra. Esto genera, una salida con el valor de la seal muestreada en un instante en el cual dicha seal
no coincide con el cruce por cero de la otra. En caso de poseer fases instantneas idnticas ambas
seales, el valor de la muestra debera ser cero.
Pr
vent
vsal
VD
in
Figura 14. Diagrama circuital del detector de fase por muestreo y retencin y su transferencia.
Ve
rs
Seal de
Referencia
Seal error
Figura 15. Grfico temporal de una seal de referencia y la seal
de error resultante segn el muestreo planteado.
Este detector de fase se basa en muestrear a la seal por debajo de la frecuencia de Nyquist por lo
que la tensin de error tendr una frecuencia menor a la de referencia. Una ventaja de este tipo de
Pgina 18

Sincronizacin
as
detector de fase es que no genera productos de frecuencias mayores como en el caso del mezclador (la
demostracin queda como trabajo para el alumno).
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
3.6.3. Compuerta XOR
Este tipo de comparador de fase tiene utilidad solo con seales digitales. La compuerta XOR genera
valores altos cuando los estados lgicos de la entrada son distintos (segn la tabla de verdad de la
compuerta).
VD = prom[Vent XOR Vsal]

VOH
Seal de
Referencia
vent
Seal de salida
del OCV vsal
VOL
(14)/2
(41)/2
Figura 16. Compuerta XOR y su transferencia como detector de fase.
ia
En caso de que las seales de entrada coincidan en tiempo la seal de error ser nula. En caso
contrario, la seal de salida tendr un valor medio proporcional al error de fase. Un anlisis grfico para
determinar la transferencia de este detector puede observarse en la Figura 17.
ev
vent
ve
in
ve
Pr
vsal
Figura 17. Anlisis temporal de la deteccin de fase utilizando una compuerta XOR
Ve
rs
Este detector de fase posee una desventaja. Cuando el ciclo de trabajo de una de las seales (en
general la de referencia) no es 0,5 la transferencia del comparador se ve alterada. Observe la Figura 17.
En la misma se muestra, adems de la transferencia ideal del detector, el efecto que produce el hecho
de que una seal posea un ciclo de trabajo () distinto que 0,5 (en verde). Este efecto reduce la
ganancia de lazo y tambin genera una reduccin del rango de bloqueo, el tiempo de establecimiento de
captura, etc.
Una observacin en la Figura 16 que podemos hacer es la siguiente: Se puede observar que el
detector de fase siempre entregar una tensin positiva, por lo que ser necesario luego ajusta el VCO
para que oscile a la frecuencia central utilizando esa tensin media equivalente a fase nula. En ese
caso, el valor de kD ser:
Pgina 19

Sincronizacin
VOH VOL
as
kD =
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
[25]
3.6.4. Detector secuencial con Flip Flop
Este tipo de detector genera una salida segn los flancos de las seales de entrada, por lo que no
trabaja con niveles lgicos. Posee una transferencia en forma de diente de sierra. Una ventaja
interesante de este tipo de comparador de fase es que tiene caractersticas de discriminador de
frecuencias.
VD = prom[Q]
VOH
vent
vsal
VOL
Figura 18. Flip Flop tipo JK y su transferencia como detector de fase.
ev
ia
Un diagrama de tiempos para analizar el comportamiento de este tipo de detector se puede

observar en la siguiente figura:
vsal
ve
in
ve
Pr
vent
Figura 19. Grfico temporal del comportamiento del detector de fase utilizando Flip Flops
Ve
rs
Bsicamente cuando en la entrada J se presenta un flanco de una de las seales la salida del Flip
Flop se establece en alto. Cuando ocurre un flanco de la otra seal en la entrada K el estado de salida
se establece en bajo.
La misma observacin que se realizo para el detector de fase anterior se hace para la Figura 18.
Considerando esto ltimo, el valor de kD ser:
Pgina 20

Sincronizacin
VOH VOL
2
as
kD =
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
[26]
3.6.5. Detector secuencial de fase/frecuencia
Este detector de fase es un detector de tres estados. Posee memoria, como el caso del DF anterior,
pero tiene mayor rango de linealidad en la transferencia (un rango de 4 radianes). Tiene tambin la
capacidad de discriminar frecuencias, pero a diferencia del DF anterior puede detectar diferencias ms
pequeas.
VE = prom[VA-VD]
VENT
VA
Q
R
VE
V
VSAL
R
Q
VD
VOH
VOL
ia
Figura 20. Detector secuencial de fase y frecuencia y su funcin transferencia
Pr
ev
El anlisis de este comparador de fase es un poco ms complicado que los anteriores. Se puede
observar en la Figura 21. Cuando aparece el flanco de alguna de las dos seales la tensin de error
pasa a tener un valor positivo o negativo (fijo, que es el valor lgico restado de ambas salidas) y cuando
la otra seal presenta su flanco ascendente la tensin de error pasa valer 0. Dependiendo de que flanco
llegue primero al detector de fase, esa tensin de error va a ir variando entre tres estados posibles (+V, V y 0).
VENT
in
VSAL
VA
Ve
rs
VD
VE
Figura 21. Grfico temporal del comportamiento del detector de fase/frecuencia.
Pgina 21

Sincronizacin
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
Este tipo de detector de fase posee una desventaja importante. Cuando uno de los pulsos de entrada
no se hace presente por alguna razn, el detector de fase imagina que la tasa de repeticin de entrada
disminuy y la tensin de error ser errnea durante unos cuantos ciclos, hasta que dicho error se
supere. Esto es un factor importante a tener en cuenta en transmisiones en presencia de mucho ruido.
La expresin de kD para este detector de fase es la siguiente:
kD =
VOH VOL
4
[27]
3.6.6. Detector de Reloj Lineal (Hogge)
Este tipo de detector se utiliza bsicamente para recuperar el reloj de las transmisiones sincrnicas
digitales (o CDR9). La idea de este proceso es de recuperar, de una seal NRZ, el reloj sincronizado
con la misma.
La tensin VA es una seal de pulsos en los cuales, el flanco positivo esta controlado por la seal de
entrada (datos) y el flanco negativo controlado por el reloj. En caso de la tensin VD ambos flancos son
controlados por el reloj. Esto hace que la primera seal posea una referencia de la fase de los datos, y
que la otra no la posea, produciendo as la diferencia de fase de salida.
Datos
Endrada
VD = prom{VA-VD}
RELOJ
ia
VA
Q
ev
Pr
Q2
VD
Datos
Resincronizados
Figura 22. Diagrama circuital del detector secuencial de Hogge y su funcin transferencia
Ve
rs
in
Cuando los datos estn sincronizados con el reloj, el detector de fase generar una seal de error
que constar de un pulso positivo y otro negativo de la misma cantidad de energa, que en promedio no
generar, el OCV, modificacin de la frecuencia del reloj.
CDR son las iniciales de Clock Data Recovery, cuyo significado, traducido del ingles, es Recuperacion del reloj de datos.
Pgina 22

Sincronizacin
Reloj
Seal pto. A
Seal de datos
resincronizados
Seal de error
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
Datos
de endrada
Figura 23. Grfico temporal del comportamiento del detector de fase/frecuencia.
3.6.7.
Bang Bang (Alexander)
Este es un tipo de detector de fase cuya transferencia es totalmente alineal, que solamente indica a
su salida si una seal esta antes o despus de la otra. De otro modo, se puede considerar a este circuito
como un detector de fase instantnea. El circuito capaz que implementar esta respuesta puede
observarse en la Figura 24 (el ejemplo mostrado es el caso en que l flanco de la seal de datos esta
adelantado con respecto al flanco negativo de la seal de reloj10).
Entrada
de Datos
D Q
D Q
Pr
Reloj
ev
ia
Estos tipos de comparadores de fase no son muy tiles a bajas tasas de binits. Tiene como utilidad
circuitos de mucha tasa de bits dado que, en ese caso, los detectores antes mencionados son incapaces
de proporcionar pulsos muy angostos (por sus tiempos de transicin). Estos detectores de fase, por otro
lado, generan tcnicas novedosas de implementaciones de PLLs.
in
D Q
D Q
Datos
resincronizados
VA
VE=prom[VA-VD]
VD
Reloj
Ve
rs
Figura 24. Diagrama circuital del detector de fase tipo Bang Bang y su transferencia.
10
En ingles ese retraso en los flancos se denomina LAGG. En el caso de que los flancos estn uno adelantado al otro se
denomina LEAD
Pgina 23

Sincronizacin
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
Datos
de endrada
Reloj
Seal pto. A
Seal de datos
resincronizados
Seal de error
Figura 25. Grfico temporal del comportamiento del detector de fase tipo Bang Bang
(en el caso que la seal de datos este retrasada con respecto al reloj)
3.7. Osciladores controlados por tensin
Hasta aqu hemos analizado los detectores de fase de uso ms comn, pero tambin es muy
importante definir el tipo de OCV a utilizar, a partir de las necesidades.
Es importante tener en cuenta que depende del el OCV que la seal de salida este limpia de ruido.
Otro aspecto a tener en cuenta es si se desea que genere una seal de salida senoidal o cuadrada.
3.7.1. OCV Multivibrador
ia
Un OCV se caracteriza principalmente por su ganancia, KO. Esta ganancia se mide, tpicamente, en
MHz/V.
Ve
rs
in
Pr
ev
Este tipo de oscilador se basa en tpicos multivibradores astables. En este caso la oscilacin depende
del valor de un capacitor solamente (en diseos muy bsicos). Generan seales oscilantes cuadradas.
Figura 26. Oscilador de tipo multivibrador.
El principio de funcionamiento es el de descargar y cargar (conmutacin) al capacitor. La frecuencia

de oscilacin depende linealmente de la corriente de polarizacin, por lo cual, variando dicha corriente,
la frecuencia de salida ser modificada (ecuacin [28]). Los diodos mostrados en la figura limitan la
seal de salida.
Pgina 24
f SALIDA =
I POL
4.C.VBE
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
[28]
as

Sincronizacin
3.7.2. OCV de anillo
Este tipo de oscilador se basa en la realimentacin de un nmero impar de compuertas negadoras

para lograr una frecuencia que sea mltiplo de los tiempos de transicin de las mismas y del nmero en
cuestin. Este tipo de oscilador se puede controlar tanto por una mediante una tensin analgica como
una digital. De forma digital se puede seleccionar la cantidad impar de compuertas que se pongan en
juego en la oscilacin, realizando puentes que eliminen parte de la rama de realimenticio (ver Figura 27).
De forma analgica se lo puede hacer de la misma forma, pero anteponiendo una conversin a niveles
de tensin discretos. Otra forma de modificar la frecuencia de forma analgica es realimentando al
circuito mediante un filtro RC que genere tiempos de carga y descarga dependiendo de la constante de
tiempo. De esa forma, modificando el valor de la resistencia en funcin de una tensin, la frecuencia de
oscilacin variar.
CONTROL
SALIDA
ia
Figura 27. OCV de tipo anillo.
ev
Este tipo de oscilador no posee tan buen desempeo en cuanto al ruido de fase como el oscilador
resonante, pero es mucho ms simple que integrar. Por ello este tipo de oscilador no es utilizado en
sistemas de RF, pero si en enlaces de alta velocidad.
La frecuencia de oscilacin esta determinada segn la siguiente ecuacin que depende del nmero
de compuertas empleado y el tiempo de propagacin de las mismas:
1
2.N .t PR
Pr
f SALIDA =
[29]
in
3.7.3. OCV resonantes

En este caso se utilizan como osciladores base a redes resonantes como por ejemplo un tanque LC
generando el control por tensin modificando los elementos resonantes del circuito.
Ve
rs
El principio de funcionamiento se basa en una transferencia plana, salvo en la frecuencia de

resonancia de inters. Mediante esa transferencia, cuando se alimenta con tensin al OCV, el ruido de
sus componentes se amplificara solo en dicha frecuencia, y por consiguiente la salida ser senoidal
(mas algunas componentes espurias de las bandas laterales a causa del Q no infinito). Estos tipos de
osciladores se utilizan para generar muy alta frecuencia.
Para que este tipo de oscilador pueda ser controlado por tensin, la frecuencia de resonancia del
mismo debe ser modificada por ella.
Pgina 25

Sincronizacin
VCONTROL
R1
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
VCC
C1
C2
C3
Figura 28. OCV de tipo resonante.
Este tipo de OCV puede ser implementado de muchas formas posibles usando las estructuras
bsicas de distintos tipos de osciladores. En el caso de la figura se uso una configuracin Clapp que es
una variante del oscilador tipo Colpitts.
Este tipo de osciladores controlados tienen la caracterstica de tener un muy buen desempeo en
cuanto al ruido de fase (cuanto mayor el Q del sistema resonante, mejor respuesta ante el ruido
poseer). La desventaja es que no es fcil integrarlo y en general se realiza con componentes discretos
que ocupan mucha rea.
ia
3.7.4. En resumen
ev
A modo de comparacin de estos tres tipos de osciladores controlados la Tabla 2 muestra diferentes
aspectos de cada tipo. Cada uno deber ser implementado segn la necesidad.
Resonante LC
Pr
Velocidad
Tabla 2
Multivibrador
Anillo
Depende de la tecnologa utilizada
Buena
Malo
Integracin
Mala
Excelente
Sintonismo
Angosta y lenta
Ancha muy rpida
Estabilidad
Buena
Mala (necesita ayuda de adquisicin)
in
Ruido de fase
4. Estudio de las aplicaciones de los sincronizadores.
Ve
rs
La gama de aplicaciones de los sincronizadores es muy amplia. En general, dadas sus

caractersticas, se emplean sincronizadores de lazo cerrado. De hecho, mediante este principio de
realimentacin y la inmensa cantidad de tipos de bloque funcionales que se pueden implementar el
sistema es muy verstil. Por otro lado, de no ser estrictamente necesario un sincronizador de lazo
cerrado, pueden usarse sincronizadores de lazo abierto. En este punto trataremos de dar diversas
formas de utilizar sincronizadores mediante los ejemplos ms comunes (en caso de seales analgicas
o digitales). No obstante, existen muchsimas posibilidades en la utilizacin de los mismos.
Pgina 26

Sincronizacin
Recuperacin de portadora y demodulacin en seales de banda pasante
as
4.1.
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
En una modulacin, como por ejemplo la de DBL-GP, vimos que la demodulacin poda realizarse de
forma sencilla, mediante un detector de envolvente. De todas formas existen sistemas que por
necesidad (dada alguna limitacin en particular o por algn factor de calidad de transmisin) no permiten
el empleo de una portadora de potencia. No obstante, otros sistemas permiten la inclusin de una
portadora piloto como referencia. En todos estos casos, existen formas de recuperar la portadora
mediante el uso de distintas configuraciones de sincronizadores.
Vamos dar ejemplos de cmo recuperar el sincronismo para cada uno de los casos anteriores en los
que la portadora posee muy poca potencia o ni siquiera existe.
4.1.1. Recuperacin de Portadora para DBL-GP
Esta es la aplicacin ms temprana en la cual se utiliza un PLL para la recuperacin del reloj. La
seal de DPL-GP ingresa directamente al comparador de fase de un circuito PLL el cual genera una
portadora de salida que sigue en frecuencia a la portadora que origin la seal modulada. El nico
inconveniente de esto es que la portadora generada localmente, estada defasada en 90 de la portadora
original. Esto hace que para la demodulacin coherente, mediante el uso de un mezclador, se utilice la
nueva portadora desfasada a partir de la salida del PLL en 90.
FL
Seal
Modulada
DPL-GP
OCV
-90
ia
Seal
Demodulada
ev
Figura 29. Diagrama en bloques de un demodulador coherente de DBL-GP.
4.1.2. Recuperacin de portadora para DBL-PS
Pr
En el caso de DBL-PS el espectro de la seal a de demodular no contiene la componente espectral

correspondiente a la portadora. Esto genera que la recuperacin de la misma sea mas complicada que
en el caso de DBL-GP.
in
Supongamos que la informacin contenida es una seal cosenoidal de cierta frecuencia (fI). La seal
a demodular ser entonces la suma de dos cosenoidales de frecuencia fP fI con lo cual, para recuperar
la frecuencia de portadora, basta con inyectar la seal modulada en un bloque alineal, y luego filtrar la
componente espectral deseada.
Ve
rs
Seal
Modulada
DPL-PS
VENT(t)
E.N.L.
DF (kD)
FL
VNL(t)
VSAL(t)
OCV (kO)
VPORT(t)
Figura 30. Recuperacin de portadora mediante elemento alineal.
Pgina 27

Sincronizacin
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
Luego de dicho bloque funcional, se inyecta dicha portadora recuperada en un PLL lineal, para que
este genere una portadora con mnimo ruido de fase y mayor estabilidad. Luego de la recuperacin del
la portadora se utiliza el esquema tpico de deteccin sincrnica estudiado en captulos anteriores.
En el diagrama anterior, puede no utilizarse un PLL para recuperar la portadora. Simplemente
habra que eliminar dicho bloque, y hacer que el filtro sea ms selectivo, para que deje pasar solamente
la frecuencia de la portadora. En este caso, se tratara de un sincronizador de lazo abierto.
4.1.3. Lazo Cuadrtico
Existen casos, similares al caso anterior, en el cual no existe una referencia de la portadora en la
seal modulada11. Daremos el caso de la modulacin BPSK12. En este caso, usualmente se utiliza como
elemento alineal un bloque que eleva al cuadrado a la seal. En la Figura 31 se puede ver la expresin
de la seal de entrada, en donde I(t) es la seal bipolar que representa a la informacin. Por lo tanto, si
se inyecta dicha seal al elemento cuadrtico (con un filtrado previo de la componente de continua) se
obtiene a la salida una seal cuya frecuencia ser el doble que la de la portadora original. Eso significa
que el PLL enganchara con esa frecuencia. Esto hace que sea necesario el agregado de un divisor de
frecuencias a la salida, para luego realizar el mezclado.
Seal
Modulada
BPSK
VENT(t) = I(t).cos (2..fP.t)
( )2
DF (kD)
FL
OCV (kO)
VSAL(t)
VPORT(t)
VCUAD(t) = I(t)2.[cos (2..2.fP.t) + ]
ia
Figura 31. Lazo cuadrtico.
ev
Luego de la divisin de frecuencia de la portadora se utiliza un mezclador para demodular la seal.

4.1.4. Lazo de costas
in
Pr
Otro mtodo para recuperar una portadora desde una seal sin dicha referencia es empleando un
esquema denominado lazo de costas13. El mismo regenera a la portadora a partir de la seal modulada
sin la necesidad de un filtro alineal y adems de generar dicha portadora directamente demodula a la
seal entrante.
Ve
rs
Seal
Modulada
BPSK
OCV
FL
-90
Portadora
Seal
Demodulada
Figura 32. Diagrama en bloques de un lazo de costas.
11
Esta afirmacin es cierta siempre y cuando la informacin que modula a la portadora no posea componentes de continua.
12
Para que sea cierto que una seal BPSK no tiene componentes en f=0 la probabilidad de los binits tiene que ser .
13
Mtodo creado por John P. Costas en la dcada del 50
Pgina 28
as

Sincronizacin
4.1.5. Modulacion y Demodulacion de seales moduladas en frecuencia.
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
En la seccin 4.3 se vera como aplicacin la generacin de frecuencias discretas a partir de una fija y
estable. Si nos basamos en dicho concepto, y realizando ciertas modificaciones a un circuito PLL se
puede lograr una modulacin en frecuencias de una seal analgica arbitraria. Si tomamos un circuito
PLL y a la seal de error de fase filtrada por el filtro de lazo le sumamos la seal inteligencia, la salida ir
modificando su frecuencia en funcin de dicha seal adicional, centrando espectro en la frecuencia de
referencia adoptada como entrada al PLL. Esta es la descripcin y funcionamiento del diagrama de la
Figura 33.
m(t)
portadora
DF (kD)
FL
OCV (kO)
Seal
Modulada
FM
Figura 33. Diagrama de un modulador en frecuencias utilizando un PLL.
De forma similar, se puede remodular dicha seal mediante un mtodo similar, mostrado en la Figura
34. Se introduce como frecuencia de referencia a la seal modulada, y directamente se toma como
inteligencia de salida a la seal de error de fase.
DF (kD)
FL
OCV (kO)
ev
Seal
Modulada
FM
ia
Sealdemodulada
m(t)
Figura 34. Diagrama de un demodulador en frecuencias utilizando un PLL.
Pr
Hay que tener en cuenta en el diseo del PLL que para que tanto la modulacin como la
demodulacin puedan ser realizadas mediante este mtodo, el ancho de banda del mismo deber ser
mayor o igual al de la seal modulante.
4.2. Recuperacin de Reloj de seales de banda base
Ve
rs
in
Esta recuperacin, como dijimos al principio del capitulo, se basa en recuperar el sincronismo de
cada smbolo digital enviado. Esta recuperacin depende mucho del tipo de codificacin que se emplea
en la seal digital transmitida. Por ejemplo, en una codificacin Manchester, la seal transmitida tiene
incluida en su densidad espectral de potencia una componente en frecuencia con la frecuencia del reloj
empleado. En este caso un posibilidad sera emplear directamente un sincronizador de lazo abierto
empleando un filtro que aisl la componente en cuestin y mediante un reconstructor de pulso, generar
el reloj. Por supuesto este mtodo no es el mejor (teniendo en cuenta que el filtrado no es perfecto, que
el ruido de fase incluira demasiado en la decisin, etc.), por lo que se darn diferentes mtodos
alternativos mas elaborados.
4.2.1. Sincronizador por compuerta tarda o temprana.
Este sincronizador tiene la particularidad de funcionar bajo la sombra del uso de un filtro correlador.
En captulos anteriores vimos que el instante optimo para la decisin al momento de recuperar smbolos
Pgina 29

Sincronizacin
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
de una transmisin era el instante en que la salida del filtro correlador era mxima, y dicho instante era,
con referencia al inicio del smbolo, el tiempo T el cual era la duracin del smbolo en cuestin. Esta
decisin esta gobernada por un reloj que indica al circuito encargado de dicha decisin el instante
preciso. Es aqu donde entra en juego este sincronizador. Si el reloj del receptor no posee la misma
frecuencia que el que gener la seal transmitida, entonces en el instante de decisin se detectara
menor energa a la salida del filtro, por lo que llevar a aumentar la probabilidad de error.
El sincronizador entonces muestrear a la seal de salida del filtro un instante anterior al momento
de decisin, y un instante posterior al mismo. Estas dos muestras de tensin darn una diferencia
proporcional al error de reloj que posee en ese momento el sistema.
En la Figura 35 se pueden observar dos casos. Uno en el que el error es positivo y otro en que es
negativo. En ambos esquemas, se tiene un instante de muestreo estimado adems del instante real (T).
En funcin de el error que exista, se ajustara al OCV para que genere un reloj estable de la frecuencia
correcta y as muestrear a la seal de salida del filtro de forma correcta.
r(t)
r(t)
>0
<0
t
T-
T T T+
2T
T- T T
T+
2T
Pr
ev
ia
Figura 35. Diagrama conceptual del funcionamiento del sincronizador por compuerta temprana y tarda.
in
Seal
de
entrada
OCV (kO)
T+
FL
T-
Bloque
de decisin
Seal
recuperada
Figura 36. Diagrama de bloques propuesto para un sincronizador por compuerta temprana y tarda.
4.3. Sintetizacin de Frecuencias
Ve
rs
Los sistemas sintetizadores son los que generan seales de salida con frecuencias distintas (un
numero discreto) a partir de una o mas referencias. Las frecuencias de referencias deben ser estables y
lo mas puras posibles. En general se emplean osciladores a cristal que poseen mayor estabilidad. Su
utilizacin en telecomunicaciones se bsicamente la generacin de portadoras o seales digitales
estables en los transmisores.
Para lograr la generacin de frecuencias mayores o menores a la frecuencia de referencia, se
emplean dos tipos de circuitos. Unos son los multiplicadores de frecuencias y otros son los divisores de
frecuencia.
Pgina 30

Sincronizacin
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
Un multiplicador de frecuencia puede estar implementado de forma bsica mediante un rectificador de

onda completa. Por supuesto la seal de salida no poseer la misma forma que la de la entrada. Esto
hace que implementar un multiplicador de frecuencias sea complicado.
Para lograr una multiplicacin de frecuencias correcta se puede utilizar un PLL con la inclusin de
un bloque divisor de frecuencias en el lazo de realimentacin. Esto produce que la frecuencia de salida
sea un mltiplo de la frecuencia de entrada. Por otro lado, si se le agrega otro divisor en el camino
principal de la seal, a la frecuencia de entrada se la divide por un valor entero. EL resultado se esto
ser un generador de frecuencias basado en una referencia multiplicada por un numero fraccionario.
fENT/R
VENT @ fENT
Detector de
Fase (kD)
Filtro de lazo
F(s)
fSAL / N
Oscilador
Controlado por
tensin (kO)
VSAL @ fSAL V= fENT.N/R
Figura 37. Sintetizador de frecuencias indirecto coherente.
Para mas detalles de los divisores de frecuencia, consultar el punto correspondiente, mas adelante.
5. Bloques adicionales:
Aqu se presentaran diversos bloques adicionales que se le pueden agregar a un PLL para realizarle
una modificacin en su modo de operacin, que en casi todos los casos servirn para mejorar alguna
caracterstica del mismo.
ia
5.1. Charge Pump14 (CP)
in
Pr
ev
Es una tcnica que aprovecha la caracterstica de los detectores de fase secuenciales (los que
poseen 3 estados de salida) que permite una reduccin del ruido cuando el lazo esta enganchado. En
esta condicin, el lazo genera en el comparador de fase una tensin de error nula, pero dado que a esa
tensin de error se le superpone el ruido, ese ruido se va a traducir a la salida como un ruido de fase de
la seal oscilante de salida. Mediante el uso de este tipo de interfaz entre el detector de fase y el filtro de
lazo se logra, en el instante en que el detector de fase secuencial entrega tensin nula entre VA y VD (en
todos los ejemplos mostrados anteriormente) se genera una conexin de alta impedancia a la entrada
del filtro de lazo que no genera ruido (idealmente). Otra ventaja de emplear este tipo de tcnica es que el
filtro equivalente, compuesto por el CP y el Filtro, se aproxima bastante al filtro de ganancia de
continua infinita incluso empleando un filtro de lazo pasivo. Esto ltimo genera una reduccin de costos
del filtro y una disminucin del ruido generado por l.
En la Figura 38 se muestra una parte de un PLL empleando este tipo de interfaz.
Ve
rs
El funcionamiento es el siguiente: Cuando se tiene la seal VA en alto, la fuente de corriente I1

comienza a cargar al capacitor de forma lineal. En cambio cuando la seal VD esta en alto, el capacitor
se descarga de forma lineal a causa de I2 (que debe poseer el mismo valor de I1). Estos dos efectos se
producen en cuando el detector de fase detecta una diferencia entre la entrada de datos y el reloj (por
supuesto esto depende de que tipo de detector de fase se utilice), cosa que hara modificar la frecuencia
de oscilacin del OCV. En cuanto el detector de fase no detecte error, ambas seales, VA y VD, estarn
en estado bajo, lo que implicar que las llaves X e Y se abran, dejando constante la tensin de salida al
VCO y por consiguiente dejando constante la frecuencia del reloj.
14
La traduccin, del ingles, del trmino Charge Pump es Bomba de Carga. Se denomina as dado que los elementos
excitadores le inyectan o le quitan carga al filtro de lazo de forma forzada.
Pgina 31

Sincronizacin
as
VCC
Entrada
de Datos
VA
DF
VD
Reloj
I 1=I 2=I
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
I1
VSALIDA
(hacia el VCO)
Cp
I2
Figura 38. Diagrama que muestra el modo de conexin de un CP y el filtro de lazo.
Para la explicacin anterior se emple un CP implementado con fuentes de corriente (y por

consiguiente el filtro de lazo, en este caso el capacitor, es un filtro de transimpedancia).
Esto no tiene por que ser as, dado que se pueden utilizar tambin implementaciones con fuentes de
tensin (Figura 39).
I1
VA
VSALIDA
ev
VD
Filtro de lazo
ia
VCC
F(s)=VSALIDA(s)/IENTRADA(s)
VD
Filtro de lazo
VSALIDA
F(s)=VSALIDA(s)/VENTRADA(s)
Pr
I2
VA
Figura 39. Modos de implementar un CP
Este sistema, sin embargo, posee efectos generados por la no idealidad de los circuitos.
Las llaves no son ideales, por lo que permite la circulacin de corrientes de fuga que cargan o
descargan al capacitor cuando no es debido.
Ambas fuentes de corriente no sern iguales dadas las caractersticas diferentes de los
componentes que las componen. Esto genera cargas/descargas de distinta pendiente.
Existe una zona muerta generada cuando los elementos activos de los exitadores no alcanzan
100% sus estados lgicos de salida. Esto se debe a las diferencias de retrasos de seal dentro
del detector de fase, por lo que se soluciona ajustando dichas diferencias.
Ve
rs
in
Si se utiliza el CP de la Figura 39 se puede demostrar que el kD, del conjunto DF (del tipo
fase/frecuencia, Figura 20), y el CP propiamente dicho, es:
Pgina 32
kD =
I
2 CP
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
[30]
as

Sincronizacin
VCC
I1
VENT
VA
OCV
VD
R
Q
D
Cp
I2
Figura 40. Ejemplo de PLL utilizando un CP
5.2. Divisores de Frecuencia
ia
En algunas aplicaciones se desea que el PLL genere una frecuencia mayor a la frecuencia de
referencia.
ev
Para multiplicar por N a la frecuencia de salida del OCV se inserta entre su salida y la entrada del
detector de fase un bloque divisor de frecuencias (1/N) como se observa en la Figura 41. Esta divisin
ser exacta no dndole al PLL una divisin fraccionaria a gusto. Para darle mayor flexibilidad a esta
necesidad, aparte del divisor en el lazo de realimentacin, se agrega un divisor (1/R) entre la entrada de
la frecuencia de referencia y la entrada al detector de fase.
Pr
Esto generara una frecuencia de salida segn:
f SAL = f ENT .
N
R
[31]
in
Usualmente los valores de R y N son programados digitalmente (por lo que estos bloques se utilizan
solamente con seales digitales) dndole mayores aplicaciones al uso del circuito (ver Aplicaciones).
Ve
rs
Cuando el PLL no se encuentra enganchado, o cuando N cambia, el transitorio del sistema llevara al
PLL a un estado estacionario que satisfaga la [31]. El agregado de estos bloques, generar un salto de
frecuencia a la salida igual a la frecuencia de referencia a la entrada. Un comportamiento muy
interesante del funcionamiento, es que la frecuencia de salida tendr la misma exactitud que la
frecuencia de referencia de entrada por lo que se pueden generar relojes muy estables y sin mucho error
generando de forma precisa a la seal de referencia (por ejemplo con un cristal).
Una desventaja de este agregado es que el multiplicar la frecuencia de salida por N, el ruido de fase
de salida aumentara en 20.log(N) por lo que el N puede llegar a resultar un factor limitante a la hora de
disear al circuito. Por supuesto que se puede reducir el efecto minimizando el ancho de banda del filtro
de lazo, pero en ese caso los transitorios seran ms largos.
Pgina 33
Co
Di m
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s y aci
Anone
al s
gic
as

Sincronizacin
Figura 41.
Este divisor de frecuencias modifica a la transferencia lineal vista en la ecuacin [12] de la forma:
sal
1
= H (s) =
ent
R
k D kO F ( s )
k k F ( s)
s+ D O
N
[32]
Existe un inconveniente cuando la divisin programable se desea realizar en alta frecuencia, por lo
que se intercala entre la salida del OCV y el divisor un pre-divisor (prescaler). Este es un circuito que
divide la frecuencia de la seal de salida por un numero fijo y que si puede implementarse para alta
frecuencia.
Otra forma de implementar esta divisin fija de frecuencia es intercalando, en vez de un pre-divisor,
un bloque que heterodine la seal de salida con una frecuencia conocida. Este se llama convertidor
(down converter).
ia
A continuacin se mostraran distintos tipos de divisores de frecuencia, algunos fijos y otros

programables.
Pr
ev
El diagrama en bloques de la Figura 42 es simplemente el divisor de frecuencias por dos mas

conocido que se introduce en los cursos de tcnica digital. Es un sistema sincrnico (dado que las
salidas de los circuitos biestables cambian al mismo tiempo segn la cadencia de la seal de entrada).
Registro
CERR. 1
CERR. 2
RELOJ
in
RELOJ
SALIDA
SALIDA
ENTRADA
ENTRADA
Figura 42. Divisor de frecuencias (Contador de Jonson)
Ve
rs
En el diagrama de la Figura 43 se tienen tres salidas. La salida A copia la seal de entrada. La salida
B es una salida de la mitad de la frecuencia de la seal de entrada y la salida global del esquema es una
seal de un frecuencia cuatro veces menor que la de la seal de entrada. Este esquema genera as una
forma sincrnica para la divisin de frecuencias por nmeros enteros pares.
Pgina 34
Registro
Registro
RELOJ
Registro
SALIDA
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as

Sincronizacin
RELOJ
ENTRADA
RELOJ
Figura 43. Divisor de mayor orden (Sincrnico)
Otra forma de generar divisiones de frecuencia mayores a dos es tomar varios bloques divisores por
dos (como el de la Figura 42 por ejemplo) y conectarlos en cascada. Esta topologa (Figura 44) introduce
el concepto de divisin de frecuencias asincrnica. El no sincronismo de este se basa en que cada una
de las etapas genera seales basadas en seales de un bloque anterior y no en un reloj principal, como
es el caso del divisor de la Figura 43.
SALIDA
ENTRADA
Figura 44. Divisor de mayor orden (Asincrnico)
ia
Si analizamos las ventajas y las desventajas de emplear cada uno de estos tipos de sistemas
(Sincrnico o Asincrnico) podemos decir que los divisores asincrnicos tienen el problema de que el
ruido de fase de acumula de una etapa hacia la otra. A su vez, este tipo de divisor, posee la ventaja de
reducir el consumo de potencia dado que cada unos de los bloques se encuentra trabajando a baja
frecuencia. Otra ventaja es que presenta menor carga al circuito que le provee de la seal de entrada.
Un detector sincrnico entonces tendr como nica ventaja el hecho que el ruido de fase de salida
depende nicamente del ruido de fase del reloj de entrada.
Pr
ev
Para implementar divisores de frecuencia variables se utilizan combinaciones de divisores de los tipos
antes mencionados (ver Figura 45) agregando un control lgico para la determinacin de el cociente
entre frecuencias. El divisor asincrnico de entrada se emplea dado que, como dijimos antes, no
consume tanta potencia como el sincrnico. Por otro lado, a la salida se emplea un divisor sincrnico
dada su capacidad de reducir el ruido de fase y adems porque permite una mayor amplitud de
divisores, cosa que en el caso asincrnico est limitado.
in
Pre/divisor
Ve
rs
ENTRADA
Divisor
Asincrnic o
Divisor
Sinc rnico
Figura 45. Divisor variable de frecuencia
Pgina 35
SALIDA

Sincronizacin
IN
2/3
CON*
CON
Control
Qualifier
Co
Di m
git un
ale ic
s y aci
Anone
al s
gic
as
Para ejemplificar un divisor asincrnico programable daremos una implementacin clsica del mismo
denominado de doble modulo (ver figura).
OUT
Figura 46. Divisor de frecuencia de doble mdulo
Reg B
Reg A
D
IN
OUT
ia
2/3
ev
CON
Figura 47. Bloque divisor de frecuencia por 2/3
Referencias:
Ve
rs
in
Pr
[1] Phase Lock Loops: A Control Centric Tutorial, Agilent Labs (2002)
[2] Strembler
[3] http://www.angelfire.com/al3/PLL/pllfunc.html
[4] Apunte Introduccin a los PLL, UNIVERSIDAD TECNICA FEDERICO SANTA MARIA - DEPARTAMENTO
DE ELECTRONICA
[5] Anlisis Bsico de Circuitos Elctricos, David Johnson, John Hilburn, Johnny Johnson 4ta Ed.
[6] Ophenheim
[7] Lock Loop Design Fundamentals, Motorola AN535
[8] Hoja de datos, CD4046
[9] Comunications electronics Lectures notesJ.T. Wu
[10] Clock Data recovery for Serial Digital Communications
[11] MIT Open Course Ware / Highspeed Data Communications Lecture Notes
[12] Teora de los Lazos enganchados en fase, Daniel Rabinovich, 2003
[13] Notas de clase del curso Introduction to Digital Communication Theory, Darren Korth, 2003
[14] Multipliers and PLLs, 2001
[15] Fraccional Integer N PLL basics, Nota de aplicacin TI, Curtis Barreto
[16] Capitulo de PSK de las hojas de clase del curso de Telecomunicaciones del profesor Fred Nicolls de la
Universidad Cape Town.
[17] Stensby
[18] ALLEN
Pgina 36

SINCRONIZACION

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Comunicaciones

Ing. Franco A. Bucafusco

VERSIN PREVIA (03-2005)

Autor: Franco A. Bucafusco

Comunicaciones digitales y analgicas (66.78)

SINCRONIZADORES DE LAZO ABIERTO.................................................................................................................. 4

SINCRONIZADORES DE LAZO CERRADO. ............................................................................................................... 6

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

Distorsin: lineal y no lineal.

Atenuacin: constante o selectiva en frecuencias.

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

Figura 1. Diagrama de las seales involucradas en una transmisin de datos digitales.

Sincronizadores de lazo cerrado.

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

Figura 2. Diagrama en bloques de un sincronizador de lazo abierto.

Figura 3. Esquema del sincronizador de lazo abierto completo

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

Oscilador controlado por voltaje (OCV): Es un oscilador que posee la caracterstica de

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

Seal salida (SAL)

Seal referencia (ENT)

Figura 4. Diagrama en Bloques de un circuito PLL conceptual.

V ENT (t ) = cos[ ENT (t )]

ENT (t ) = 2f ENT t + ENT

VSAL (t ) = cos[ SAL (t )]

SAL (t ) = 2f SAL t + SAL (t )

D (t ) = 2f ENT t + ENT 2f SAL t SAL = 2 [t ( f ENT f SAL ) + c]

Para analizar el efecto de la realimentacin y de la estabilizacin de frecuencia de la salida se puede

Se utiliza seales cosenoidales para facilitar la explicacin.

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

Figura 5. Anlisis incremental bsico

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

Figura 6. Comportamiento alineal del detector de fase

Si suponemos al sistema trabajando de forma completamente alineal, adems de generar tensiones

Si se observa el esquema bsico de un PLL se ve que es un sistema realimentado. Este poseer

Libre Corrida: Es el estado de oscilacin en que se encuentra el oscilador controlado al no recibir

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

Figura 7. Rangos de funcionamiento del PLL

Si bien es confusa la subdivisin, a continuacin se pasar a explicar la diferencia y se podr

Autor: Franco A. Bucafusco

Comunicaciones digitales y analgicas (66.78)

Figura 8. PLL digital clsico

Figura 9. Dos tipos de PLL 100% digitales

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco

3.4. Modelo Lineal del PLL

Aplicndole transformada de Laplace:

En el caso de modelar al oscilador controlado por tensin:

Aplicndole la transformada de Laplace:

Figura 10. Linearizacin de los bloques del PLL

El diagrama en bloques linealizado ser el siguiente:

Autor: Franco A. Bucafusco

Comunicaciones digitales y analgicas (66.78)

Figura 11. Modelo linearizado del PLL

Comunicaciones digitales y analgicas (66.78)

Autor: Franco A. Bucafusco