SISTEMAS LOGICOS 1

GUIA DE TRABAJOS PRACTICOS

UNIDAD 1 Introduccin a los sistemas digitales

Sistemas analgicos y digitales. Magnitud analgica, digital y binaria
Sistema de numeracin binario
Sistemas de numeracin Octal, Hexadecimal
Operaciones aritmticas en el sistema binario, suma, resta, complemento
Representacin de nmeros negativos
Cdigos Binarios: Natural, Gray, BCD
Cdigos detectores y correctores de errores
Ejercicio 1
Cules de las siguientes cantidades son analgicas y cuales son digitales?
a. Caja de resistencias
b. Cinta mtrica
c. Temperatura
d. Control de volumen de una radio con potencimetro
Solucin
a. Digital
b. Analgica
c. Analgica
d. Analgica
Ejercicio 2
Cules es el mayor numero que se puede representar con 8 bits?
Solucin:
2n - 1 = 28 - 1 = 25510 = 111111112
Ejercicio 3
Cul es el equivalente decimal de 11010112?
Solucin:
107
Ejercicio 4
Cul es el siguiente numero binario despus de 101112, en la codificacin binario natural?
Solucin:
110002
Ejercicio 5
Convierta a binario natural los siguientes nmeros ?

a.
b.
c.
d.
e.
f.

2510
72910
3728
35616
2AF16
10010100BCD

Solucin:
a.
b.
c.
d.
e.
f.

110012
10110110012
0111110102
0011010101102
0010101011112
10111102

Ejercicio 6
Cul es el equivalente hexadecimal de los siguientes nmeros?
42310
a.
21410
b.
Solucin:
a.
b.

1A716
D616

Ejercicio 7
Cul es el decimal de los siguientes nmeros expresados en BCD?
a. 0110100000111001BCD
b. 011111000001BCD
Solucin:
683910
a.
Cdigo errneo, el termino 1100 no pertenece al BCD
b.
Ejercicio 8
Codifique en ASCII el mensaje:

COST=$72

Solucin:
43, 4F, 53, 54, 3D, 24, 37, 32
Ejercicio 9
Represente cada uno de los siguientes numero decimales con signo, como un numero
binario con signo y complemento a 2, utilice para ello un cdigo compuesto por cinco bits
(incluye el bit de signo)
a. +13
b. -9
c. +3
d. -3

Solucin:
a.
b.
c.
d.

01101
10111
00011
11101

Ejercicio 10
Cada uno de los siguientes nmeros esta expresado en cdigo binario con signo en el
sistema de complemento a 2. Determine el valor decimal en cada caso
a. 01100
b. 11010
c. 10001
Solucin:
a. +12
b. -6
c. +15
Ejercicio 11
Cual es el rango de valores que se pueden representar en un sistema de 8 bits que incluya
signo
Solucin:
111111112 = 27 1 = 127
100000002 = -27
= -128 intervalo representable = -128 a 127
Ejercicio 12
Transformar a binario y multiplicar los siguientes nmeros 910 y 1010
Solucin:
9910 = 11000112
Ejercicio 13
Transformar a BCD y efectuar las sumas:
27510 + 64110
a.
4510 + 3310
b.
Solucin:
a. 1001 0001 0110
b. 0111 1000
Ejercicio 14
Efectuar las operaciones
67F16 + 2A416
a.
67F16 - 2A416
b.
Solucin:

a.
b.

92316
3DB16

Ejercicio 15
El manual de una computadora dice que la memoria disponible para el usuario esta
comprendida entre las posiciones de memoria 020016 y 03FF16. De cuntas posiciones de
memoria se dispone?
Solucin:
03FF16 020016 = 01FF16 = 51110
Ejercicio 16
Que intervalo de valores se pueden representar con 12 bit si
a. se incluye el signo
b. sin incluir el signo
Solucin:
a. desde -211 a +(211 1)
b. desde 0 a (212 1)

UNIDAD 2 lgebra de conmutacin

lgebra de Boole, introduccin, postulados, teoremas
Funciones. Tabla de verdad de una funcin.
Simplificacin de funciones, representacin en las tablas de Karnaugh.
Funciones incompletamente especificadas
Ejercicio 1
Escriba la tabla de verdad de las funciones OR, NOR, AND, NAND, INVERSOR, OREXCLUSIVA
Solucin

a
0
1

INV
1
0

a
0
0
1
1

b
0
1
0
1

OR NOR AND NAND

0
1
0
1
1
0
0
1
1
0
0
1
1
0
1
0

OR-EX
0
1
1
0

Ejercicio 2
Verifique en forma algebraica el cumplimiento de la propiedad distributiva para
a * (b + c)
Solucin:
Ejercicio 3
Escriba la funcin de Boole de la salida F(a,b,c) del circuito lgico de la figura. Evale si la
funcin obtenida puede ser reducida, en caso afirmativa implemente un nuevo circuito con
compuertas NOR y/o NAND
AND
A

Inv.

OR

B
OR
AND
C

F
Inv.

Solucin:
a. F(a,b,s) = (a + b) . c + (a . b . c)
b. F(a,b,s) = (a . c ) + (a . b)
= [(a . c ) + (a . b)] negamos dos veces
= [(a . c ) * (a . b)] aplicando Morgan a una de las negaciones
Ejercicio 4
Simplifique la funcin F tanto como sea posible a travs del mtodo algebraico, compruebe
con el mtodo de Karnaught
a. F(x,y,z) = xzy + (xzy + zx) [y(z + x) + yz + yxz]
b. F(x,y,z) =(x + yx)[xz + xz(y + y)]
Solucin:
Ejercicio 5
Demuestre que
a. (a + b) (a + c)(b + c) = (a + b) (a + c)
b. (ab + c + d)(c + d)(c + d + e) = abc + d
Solucin:
Ejercicio 6
Obtenga la expresin Booleana de la figura y determine el valor de la salida si
a=b=c=d=1
C
D

NOR
NAND

B
A

F(a,b,c,d)

Solucin:
a. F(a,b,s,d) = [(c + d) . a . b]
b. Si a = b = c = d = 1 F(a,b,s,d) = 1
Ejercicio 7
Cul es el nico conjunto de condiciones de la entrada que producir una salida ALTA (1)
en una compuerta NOR de tres entradas
Solucin:
a=b=c=0
Ejercicio 8

En la figura del ejercicio 6 cambie la compuerta NOR por una NAND y la compuerta
NAND por una NOR, cual es la nueva expresin de la salida. Que obtiene si
a=b=c=d=0
Solucin:
a. F(a,b,s,d) = (c + d) . a . b
b. Si a = b = c = d = 0 F(a,b,s,d) = 0
Ejercicio 9
Realice
a. un inversor a partir de funciones NOR
b. una OR a partir de funciones NOR
c. una AND a partir de funciones NOR
d. una AND a partir de funciones NAND
Solucin:

Ejercicio 10
Escriba la funcin en forma de suma de productos para un circuito con cuatro variables de
entrada y una salida que sea ALTA (1) solo cuando la entrada a sea BAJA (0) al mismo
tiempo en que otras dos entradas tambin sean BAJAS (0)
Solucin:
F(a,b,c,d) = a b c d + a b c d + a b c d
Ejercicio 11
Realice la funcin del ejercicio anterior utilizando solo compuertas NAND. Cuntas
necesita?
Solucin:
Ocho (8)
Ejercicio 12
Realice la reduccin combinada de las funciones F1, F2, F3 de la siguiente tabal de verdad
a
b
c
F1
F2
F3

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
1
0
1
0
1
0
1

1
1
1
0
0
1
1
1

1
0
0
1
1
1
0
1

Solucin:
Ejercicio 13
En el circuito de la figura determinar la forma de onda de la salida

Solucin:

Ejercicio 14
Un diseador necesita un inversor y solo dispone de un integrado 7486 Puede realizar su
diseo?
Solucin:

Ejercicio 15
Determine la expresin mnima de F(a,b,c,d) para los siguientes casos
a.
b.
00
01 11
10
00 1
1
1
1
01 1
1
0
0
11 0
0
0
1
10 0
1
1
0
00
01 11
00 1
1
X
01 X
X 0
11 x
X 0
10 0
1
1
Solucin:
a. F(a,b,c,d) = c d + c a + d b + a b c d
b. F(a,b,c,d) = c d + c a + d b + a b c d

10
1
0
1
0

UNIDAD 3 Sistemas combinacionales

Circuitos combinacionales, definicin.
Implementacin de funciones booleanas
Especificacin e implementacin de sistemas combinacionales
Circuitos de salida mltiple. El sumador binario. El decodificador.
Ejercicio 1
Se debe disear un circuito que sirva de interfaz entre dos coputadoras, tal como
se observa en el diagrama siguiente:

Las primeras cuatro letras del alfabeto deben transmitirse desde la computadora 1
a la computadora 2 pero dado que en la computadora 1 el codigo de
representacin es de 3 bits y en la figura 2 el codigo de reprtesentacion es de 2
bits, la interfaz a disear tendra como funcion la de modificar el codigo de las
letras.
Solucion:
X1

X2

X3

Y1

Y2

Letra

X1,x2

00

01

11

10

X3

X1,x2

00

01

X3

Y1,y2
Y1 = x1 x2 + x1 x2 x3

11

10

X1,x2

00

01

11

10

X3

y1

y2

y2 = x1 x2 + x1 x2 x3

Ejercicio 2
Disear un semisumador y un sumador de un bit y conectalos de forma de lograr
un sumador de 4 bits como el de la figura

Ejercicio 3
Partiendo del sumador del ejercicio anterior obtiene un sumador BCD

Ejercicio 4
Disea un codificador de binario natural de 3 bits a un codigo ciclico

Ejercicio 5
Disea un multiplexor de 4 entradas

Ejercicio 6
Disea un multiplexor de 8 entradas utilizando solamente dos multiplexores como
el del ejercicio anterior
Ejercicio 7
Implemente las funciones Y1 e Y2 del Ejercicio 1 con codificadores
Ejercicio 8
Implemente las funciones Y1 e Y2 del Ejercicio 1 con multiplexores
Ejercicio 9
Disea un circuito combinacional que agregue el bit de paridad a un cdigo de 3
bits

UNIDAD 4 Biestables
Biestables, Concepto
Consideraciones temporales
Tipos de biestables
Ejercicio 1
Realizar un FF T asincrnico a partir de :
a) FF JK disparado por flanco positivo
b) FF D disparado por flanco negativo
c) Indicar como sera la salida de los dos circuitos obtenidos si se le aplica en la
entrada la siguiente seal:

a)
"1"

>
K

T
Q

Al estar las entradas preparatorias J y K ambas fijas en 1, con cada flanco positivo de la
seal T presente en la entrada de reloj del flip-flop, la salida Q cambia su valor.
b)
T
D
T

Q
Q

>
Q

En el flip=flop D se cumple: Q n+1 = D

Para que sea flip-flop T debe cumplirse: Q n+1 = Qn

Qn = D

Al estar conectada a la entrada D del flip-flop la salida Q, cuando se presente cada flanco
negativo de la seal T, Q copia el valor de D que era el valor de Q en el pulso de reloj
anterior.
De esta forma se obtiene que Q cambia su valor cuando T pasa de 1 a 0 o sea en presencia
de su flanco negativo.

UNIDAD 5 Sistemas secunciales

Circuitos secunciales, caractersticas generales.
Circuitos secunciales con modalidad de reloj y pulso. Circuitos
secunciales con modalidad de nivel.
Circuitos de Mealy y Moore. Conversiones.
Anlisis de un circuito secuencial.
Sntesis de sistemas secunciales.

Ejercicio 1
Se debe disear un circuito que detecte el inicio de una comunicacin cuando
reconozca la aparicion de tres unos consecutivos en la linea de transmisin, en
ese momento debe cerrar el interruptor S

Ejercicio 2
Se quiere disear un sistema que permita detectar cuando la velocidad de un
vehculo es superior a la limitacin de velocidad existente en un tramo de
carretera, que es de 54 Km/h; para eso, se dispone de dos sensores S1 y S2, que
proporcionan un 1 lgico cuando un automvil pasa por delante del sensor y un
cero lgico en caso contrario. Adems se dispone de un reloj de 100 Hz.
Suponiendo que los sensores estn situados a una distancia de 1.5 m, se pide
disear un circuito (ver figura) que a partir de las seales indicadas gestione el
funcionamiento del semforo, de forma que si un automvil supera la velocidad
establecida, el semforo deber de permenecer en rojo duarnte 30 segundos;
caso contrario, se mantendr en verde.
Notas: Todos los coches guardan una distancia de seguridad superior a 1.5 m y la
va es de sentido nico

S1
S2
100 Hz

R,V

1.5 m.

S1

S2

Solucin
Como se puede observar, el problema se reduce a disparar un circuito
monoestable o temporizador cuando un coche supere la velocidad de 54 Km/h.
Comenzamos el problema por el diseo de un temporizador de 30 segundos
(tiempo de rojo), tomando como base un reloj de 100 Hz.
T = 10 Seg
100 Hz
A

BCD
B C

Rese
t

Star
t

BCD
B C
D

START

Rese
t

BCD
B C

Rese
t

BCD
B C

Rese
t

R
Q

t
Ahora lo nico que hace falta es generar la seal START; para ello basta con
tener en cuenta el siguiente hecho: Para que vaya a una velocidad inferior a 54
Km/h es preciso que el tiempo que transcurre entre la activacin de S1 y la
activacin de S2 sea SUPERIOR al tiempo que se tarda en recorrer 1.5 metros a
54 Km/h, o lo que es lo mismo:
T=S/V; T=1.5m/54Km/H; T=1.5m/15m/s = 0.1 Segundos
Si expresamos esta condicin con un cronograma:

Coche a velocidad
correcta

S2
S2

Coche a velocidad
incorrecta

Temp
.

0.1
seg.

S
1

Generacin de temp.

100 Hz

Reset

Reset

A BCD
B C

A BCD
B C

S1
S

Temp

Generacin de la seal activadora de ROJO.

S2
Temp

Start
Puerta AND

T=10
Seg
100
Hz
A

BCD
B C

Rese
t

BCD
B C

100
Hz

BCD
B C

Rese
t

B C
BCD

Rese
t

B C
BCD

Rese
t

Temp

BCD
B C

Rese
t

S1

Rese
t

S2

Ejercicio 3
Se desea realizar el control de un Parking de 900 plazas, de forma y manera que
se visualice en todo momento el nmero de plazas ocupadas en el mismo; para
ello, se dispone de dos sensores S1 y S2, colocados de forma que S1 suministra
un pulso por cada coche que entra y S2 un pulso por cada coche que sale. Se
supone que no pueden activarse ambos sensores en el mismo instante de tiempo
y que los automviles solo pueden entrar y salir por sus accesos respectivos. Se
dispone de un contador UP/DOWN, que cuenta de forma asc/desc en funcin de
una seal.

7 5 4
Entrada

Salida

La solucin del problema pasa por contar los pulsos que llegan desde la entrada
de forma ascendente (sensor S1) y de forma descendente, es decir restando de la
cuenta actual, los procedentes de la salida, es decir del sensor S2. Para ello, (ver
figura) disponemos de contadores BCD que permiten contar de forma ascendente
o descendente, en funcin de una seal UP/DOWN; en principio, el problema
parece resuelto si nicamente tenemos en cuenta cmo seleccionamos el modo
de funcionamiento de los contadores, ascendente o descendente

UP/DOWN

Reset

BCD
A

Esto se puede realizar de forma sencilla sin ms que gobernar la propia seal
UP/DOWN con el sensor S1, tal y como se muestra en la figura

S1

UP/DOWN

S2

BC
D

+Vc
c

Reset

Se tienen en cuenta
los pulsos de S1 y
de S2

Sin embargo, esta configuracin tiene el problema que la seal S1 selecciona y a

la vez produce el flanco; como en principio, se produce el flanco antes que el
nivel, no funcionar de forma correcta.
S1
+Vcc

UP/DOWN

Reset

BCD

c
S2
Retardo debido a la histeresis

Retardo debido al segundo

inversor

b
a
S1

Sin embargo, la solucin anterior no es vlida; observese que ocurre cuando se

est contando de forma descendente y ascendente con la seal D, bit ms
significativo, el cual debe de encargarse de suministrar un flanco activo al
siguiente contador en la cadena, en el momento oportuno.

UNIDAD 6 Registros y Contadores

Registros, tipos
Registros de desplazamiento
Contadores asncronos
Contadores sincronos
Ejercicio 1
Realizar un contador progresivo de 6 estados con F-F tipo Dn.( 0-1-2-3-4-5) . Si el
contador cayese inicialmente en uno de los estados libres ( 6-7), en el siguiente pulso de
reloj sea llevado al estado cero, para que en el otro pulso de reloj entre en la secuencia
principal.
Estado Q0 Q1 Q2 T0 T1 T2 D0 D1 D2
0
1
2
3
4
5
6
7

0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

0
0
0

0
0

0
0
0
1
1
0
0
0

0
1
1
0
0
0
0
0

1
0
1
0
1
0
0
0
110
111
001

000

101

Q1 Q2
Q0 0
1

00

Q1 Q2
Q0 0
1

00

Q1 Q2
Q0 0
1

00
1
1

01

100
11
1

010

10

011
D0 = Q0 .Q1 Q2 + Q0 .Q1 Q2

1
01
1

11

01

11

10
1

D1 = Q0 .Q1 Q2 + Q0 .Q1 Q2

10
1

D2 = Q1 Q2 + Q0 Q2

 Q0
Q1
Q2

D0

Q0

Q0
Q1
Q2

Q0

Q0
Q1
Q2

D1

Q1

Q0
Q1
Q2

Q1
Q1
Q2

Q0
Q2

D2

Q2

CK
Q2

UNIDAD 7 Herramientas para modelado y diseo

Redes de Petri: modelado y simulacion
Definicion de modulos en VHDL
Modelado estructural con VHDL
Bibliotecas en VHDL