Dpto.

de Sistemas Electrnicos y de Control

Tema VI: Memorias y Dispositivos de Lgica Programable (PLDs)

Objetivos:
1.- Conocer la funcin, caractersticas bsicas y tipos de memorias.
2.- Conocer la funcin, caractersticas principales y aplicaciones
de las memorias semiconductoras en los sistemas digitales.
3.- Reconocer los diferentes tipos de memorias semiconductoras
4.- Comprender las organizacin interna y los diagramas de tiempos
de lectura y escritura de una memoria semiconductora.
5.- Entender la informacin que proporciona el fabricante de
memorias semiconductoras en los catlogos
6.- Adquirir destreza en la realizacin del mapa de memoria de un
sistema digital.
7.- Conocer los tipos, caractersticas principales y aplicaciones de
los dispositivos lgicos programables.

Bibliografa:
Fundamentos de los Sistemas Digitales, T. Floyd. Prentice Hall.
Circuitos Electrnicos Digitales, M. Mazo y otros. Univ. Alcal.
Sistemas Digitales, A. Garca Guerra. E.T.S.I.T. U.P.M.

Indice:
0.- Introduccin
1.- Memorias
1.1.- Introduccin
1.2.- Memorias semiconductoras
1.3.- Parmetros temporales
1.4.- Expansin de memorias
1.5.- Mapa de memoria
2.- Dispositivos de Lgica Programable
2.1.- Introduccin
2.2.- Arquitectura de los PLDs
2.3.- Clasificacin

VI -0

Dpto. de Sistemas Electrnicos y de Control

Clasificacin de memorias
MEMORIAS

MAGNTICAS
Discos

PTICAS

SEMICONDUCTORAS

Cintas
Acceso secuencial

Registros de
desplazamiento

Disp. acoplados
por carga (CCD)

Acceso aleatorio

LIFO
FIFO

De lectura
y escritura

SRAM

DRAM

-Dual-Port
-Serie
-...

-VRAM
-EDORAM
-...

De slo
lectura

FLASH

ROM

PROM EPROM

EEPROM

VI -1

Dpto. de Sistemas Electrnicos y de Control

Memoria en un sistema digital basado en microprocesador

BUS DE DIRECCIONES (unidireccional)

Memoria de

Memoria de

Dispositivos

datos

programa

de E/S

Conexin a
circuitos

C.P.U.

exteriores

BUS DE DATOS (bidireccional)

BUS DE CONTROL

VI -2

Dpto. de Sistemas Electrnicos y de Control

Caractersticas de las memorias semiconductoras de acceso aleatorio

Capacidad y organizacin
N palabras x bits/palabra

Tiempo de acceso

SRAM, DRAM, FLASH: reescritura

Escritura / reprogramacin

ROM: programada en fbrica

PROM: programacin una nica vez

EPROM: programacin varias veces fuera del
equipo final (mediante luz UV)

Densidad

EEPROM: programacin en el equipo final

Coste

Volatilidad
ROM, PROM, EPROM, EEPROM, FLASH: no voltiles

Consumo

SRAM, DRAM: voltiles

VI -3

SRAM

Dpto. de Sistemas Electrnicos y de Control

Lnea de palabra

DRAM

Lnea de palabra

Dpto. de Sistemas Electrnicos y de Control

MEMORIA

Organizacin y capacidad de una memoria

Bus de direcciones
(n lneas)

(m lneas)

Bus de control

Bus de datos

Lnea de datos

Organizacin: 2n x m bits

Capacidad: 32 kbits = 32768 bits

Organizacin: 212 x 8 = 21022 x 8 = 4k x 8 bits

Ejemplo: memoria con 12 terminales de direcciones y 8 de datos

Bits/palabra: m

N de palabras: 2n

Habilitacin

Lnea de datos de
salida (lectura)

Lnea de palabra

Lnea de datos
(0 programado)

PROM

+VDD

Vcc

Lnea de datos
(1 programado)

fusible

Seleccin

Celdas bsicas de las memorias semiconductoras

WE

Lnea de datos de
entrada (escritura)

Tecnologa TTL:

Lnea de palabra

Lnea de datos
(0 almacenado)

ROM

Lnea de datos
(1 almacenado)

equivale a:
Tecnologa MOS:

VI-4

VI-5

D0
D1
D2
D3

D3

D2

D1

D0

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Dpto. de Sistemas Electrnicos y de Control

Decod.

Din

Inactivo
Lectura
Lectura
Escritura

Descripcin

OE
High Z
Dout
High Z
Din

Bus Datos

(Address Inputs) Entradas de direccin

(Data Input/Output) Entradas/Salidas de datos
(Chip Select) Entrada de seleccin del chip
(Write Enable) Entrada de habilitacin de escritura
(Output Enable) Entrada de habilitacin de salida

WE
X
0
1
X

Dout

X
1
1
0

Control E/S

4.096 bits

1K x 4

MATRIZ DE CELDAS

1
0
0
0

Modos de
funcionamiento
Modo
CS

A0 - A9
D0 - D3
CS
WE
OE

Descripcin de
pinesNombre

Diagrama funcional de una memoria SRAM

A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
CS
WE
OE

CS
WE
OE

VI-6

Dpto. de Sistemas Electrnicos y de Control

Dato irrelevante
o desconocido

Nivel lgico bajo

Datos conocidos

Datos irrelevantes
o desconocidos

37

A2

Representacin de lneas y buses

Representacin de lneas

Nivel lgico alto

Representacin de buses

0F

Lneas del bus en estado

de alta impedancia

VI-7

Entrada de
direcciones

Salida de
datos

Entrada de
direcciones

Entrada CE

Salida de
datos

Dato previo
vlido

t RC
Direccin vlida

RC

Dato vlido

Dato vlido

Dpto. de Sistemas Electrnicos y de Control

AA

Ciclo de lectura

AC

Direccin vlida

Ciclo de lectura 1: R/W = 1; CE = 0

t AA
Ciclo de lectura 2: R/W = 1

NOTA: Si la memoria dispusiera de un terminal de entrada OE habra que tener en

cuenta un tercer cronograma.
VI-8

Entrada de
direcciones

Entrada CE

Entrada R/W

Entrada de
datos

Entrada de
direcciones

Entrada CE

Entrada R/W

Entrada de
datos

t DH

t DH

Dpto. de Sistemas Electrnicos y de Control

DS

Dato vlido

Ciclo de escritura

t WC

Direccin vlida

t WP

DS

Dato vlido

Ciclo de escritura 1: controlado por R/W

t WC

Direccin vlida

t CW

Ciclo de escritura 2: controlado por CE

VI-9

Dpto. de Sistemas Electrnicos y de Control

Parmetros temporales de la memoria PCD5114

(1K x 4 bit SRAM)
A.C. CHARACTERISTICS

t CLZ

t RC
t AA
t AC
t OHA
t OHC

20

200
20
20

80

200
200
-

ns

ns

ns
ns
ns
ns
ns

60

ns

ns

ns
ns
ns
ns
ns
ns
ns
-

t WZ

20

200
120
0
140
0
80
0

t RZ

t WC
t CW
t AS
t WP
t WR
t DS
t DH

t CHZ

symbol min. typ. max unit

VDD = 5V 0.5 V; VSS = 0V; Tamb = -25 to +70 C

parameter
Read cycle
Read cycle time
Address access time
Chip select access time
Output hold from address change
Output hold from chip select
Output to low impedance from chip
selection at CL = 5 pF
Output to high impedance from chip
deselection at CL = 5 pF
Write cycle
Write cycle time
Chip selection to end of write
Address set-up time
Write pulse duration
Write recovery time
Data set-up time
Data hold time
Output to high impedance from write
enabled at CL = 5 pF
Output active from end of write
at CL = 5 pF

VI-10

CS

Dpto. de Sistemas Electrnicos y de Control

R/W

IO0
IO1
IO2
IO3

PCD5114

IO0
IO1
IO2
IO3

PCD5114

CS
WE

A0
A1
A2
A3
A4
A5
A6
A7
A8
A9

CS
WE

A0
A1
A2
A3
A4
A5
A6
A7
A8
A9

2 chips PCD5114 (1k x 4)

A9

Memoria 1k x 8

D0

Bus de Datos

D7

Ampl. de la longitud de palabra de una memoria

A0

Bus de Direcciones

VI-11

Dpto. de Sistemas Electrnicos y de Control

R/W

2 chips PCD5114 (1k x 4)

A10
CS

A0
A1
A2
A3
A4
A5
A6
A7
A8
A9

Memoria 2k x 4

IO0
IO1
IO2
IO3

IO0
IO1
IO2
IO3

PCD5114

CS
WE

A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
CS
WE

PCD5114

D0

Bus de Datos

D3

Ampl. del nmero de palabras de una memoria

A0

Bus de Direcciones

VI-12

S1
S2
S3

Dpto. de Sistemas Electrnicos y de Control

A -A

WE

1Kx4

CS

0 9

A -A

WE

1Kx4

CS

A -A9

WE

1Kx4

CS

0 9

A -A

WE

1Kx4

CS

A -A9

WE

1Kx4

CS

0 9

A -A

WE

1Kx4

CS

A -A9

WE

1Kx4

CS

0 9

WE

1Kx4

CS

A -A9

I/O 0
I/O 1
I/O 2
I/O 3

I/O 0
I/O 1
I/O 2
I/O 3

I/O 0
I/O 1
I/O 2
I/O 3

I/O 0
I/O 1
I/O 2
I/O 3

I/O 0
I/O 1
I/O 2
I/O 3

I/O 0
I/O 1
I/O 2
I/O 3

I/O 0
I/O 1
I/O 2
I/O 3

I/O 0
I/O 1
I/O 2
I/O 3

Bus de datos
D0
D7

Memoria 4k x 8

Ampl. del nmero de palabras y de su longitud

ENABLE

E1
E0

DECOD.

S0

8 chips PCD5114 (1k x 4)

CS

A11
A10

A9-A0

R/W

VI-13

Dpto. de Sistemas Electrnicos y de Control

Dispositivos de Lgica Programable (PLDs)

Ventajas
reemplazan a varios componentes discretos
- reduccin del n de CIs
- reduccin de espacio, conexiones, consumo...
- reduccin del coste
- aumento de fiabilidad

tienen la posibilidad de ser reprogramados

- eliminacin de errores de grabacin
- gran flexibilidad

su diseo es sencillo
- programacin a alto nivel (ecuaciones booleanas,
tablas de verdad, diagramas de estados...)
- posibilidad de simulacin

VI -14

Dpto. de Sistemas Electrnicos y de Control

Dispositivos de Lgica Programable (PLDs)

Elementos necesarios para su programacin:

ordenador
software de programacin
programador de PLDs

VI-15

Dpto. de Sistemas Electrnicos y de Control

OR

Matriz

Estructura general de un PLD

AND

Matriz

ESTRUCTURA BSICA

Funcin de
salida

Salidas

Dispositivos de Lgica Programable (PLDs)

Entradas
Funcin de
entrada

realimentacin

Clasificacin de PLDs

Arquitectura de una PAL

Arquitectura de una PROM

PROM (Programmable Read Only Memory)

Matriz AND fija - Matriz OR programable
PAL (Programmable Array Logic)
Matriz AND programable - Matriz OR fija
FPLA (Field-Programmable Logic Array) o PLA
Matriz AND programable - Matriz OR programable
GAL (Generic Array Logic)
Matriz AND reprogramable - Matriz OR fija - Lgica de salida programable
(combinacional-secuencial)

VI-16

Dpto. de Sistemas Electrnicos y de Control

Dispositivos de Lgica Programable (PLDs)

VI -17

Dpto. de Sistemas Electrnicos y de Control

Dispositivos de Lgica Programable (PLDs)

Arquitectura de una PLA

Diagrama de bloques de una GAL

OLMC: Output Logic MacroCell

(macro-clula lgica de salida)
Puede programarse en modo
combinacional o secuencial
VI -18

Dpto. de Sistemas Electrnicos y de Control

Dispositivos de Lgica Programable (PLDs)

Ejemplo de realizacin de funciones lgicas con PROM, PAL y PLA
Funciones: F1=A; F2=AB; F3=A+B; F4=AB+AB
PROM

PAL

PLA

VI -19