Electrnica
1 INTRODUCCIN
Este pre informe contiene el marco terico
necesario para conocer la polarizacin del transistor
JFET (K117), tanto con un voltaje DC como agregando
una corriente AC por generador y se mostrarn las
respectivas simulaciones.
2 OBJETIVO
3 MARCO TERICO
Pre informe Laboratorio No. 7 de Electrnica anloga Diego Alejandro Martnez Loaiza 1802533
.
De forma anloga a como en los transistores
bipolares existen dos tipos npn y pnp, en los transistores
de efecto de campo se habla de transistores FETs de
canal n y de canal p.
Una diferencia importante entre ambos tipos de
transistores consiste en que mientras que los
transistores BJT son bipolares, es decir, en la corriente
intervienen los dos tipos de portadores (electrones y
huecos), los transistores FET son unipolares, en los que
el nivel de conduccin depender nicamente de un
nico tipo de portadores: de los electrones en los de
canal n y de los huecos en los de canal p.
Una de las caractersticas ms importantes de los
FETs es su alta impedancia de entrada con niveles que
pueden varias desde uno hasta varios cientos de
megahmios, muy superiores a la que presentan los
transistores bipolares que presentan impedancias de
entrada del orden de unos pocos kilohmios. Esto
proporciona a los FET una posicin de ventaja a la hora
de ser utilizados en circuitos amplificadores.
Sin embargo, el transistor BJT presenta mayor
sensibilidad a los cambios en la seal aplicada, es decir,
la variacin de la corriente de salida es mayor en los
BJT que en los FET para la misma variacin de la
tensin aplicada. Por ello, tpicamente, las ganancias de
tensin en alterna que presentan los amplificadores con
BJT son mucho mayores que las correspondientes a los
FET. En general los FET son ms estables con la
temperatura y, normalmente, ms pequeos en
construccin que los BJT, lo que les hace
particularmente tiles en circuitos integrados (sobre todo
los MOSFET).
Una caracterstica importante de los FET es que se
pueden comportar como si se tratasen de resistencias o
condensadores, lo que posibilita la realizacin de
circuitos utilizando nica y exclusivamente transistores
FET. [2]
RDC=RD+RS
RAC=ZL+RS
ZL=RD//RL
Ganancia:
Av= -(gmZL)/(1+gmRS)
Ai=gmRDRG / (1+gmRS)(RD+RL)
Impedancias:
Zi= RG
Zo=RL//RD
Condiciones:
La ganancia de corriente es alta
La Impedancia de entrada es alta
La ganancia de voltaje es alta
HAY DESFASE entre la seal de entrada y
de salida.
Para el anlisis en AC si se considera una
GANANCIA mayor a 20 se debe tener un
BYPASS y as RS=0.
4 ECUACIONES
Para el arreglo, se utilizar un voltaje DC de 8V.
Para el valor de resistencias se siguieron las
siguientes frmulas y suposiciones:
IG = 0A
ID = IS
ID = IDSS (1-(VGS / VPP))2
IDSS = 14mA
Vp = - 1.5 V
VGS = VP/2
(14mA) / 4 = 3.5 mA
VGS = -0.75 V
IR1 = IR2
Rs= (5.75V) / (3.5mA) = 1.5K
R1 = (VSD VG) / Ix = (8V 5V) / 7mA = 1M
R2 = 5/(7mA) = 680K
Av = Gm * RD = 5
RD = 5/(9.3mA)= 390
5 SIMULACIONES
Pre informe Laboratorio No. 7 de Electrnica anloga Diego Alejandro Martnez Loaiza 1802533
Pre informe Laboratorio No. 7 de Electrnica anloga Diego Alejandro Martnez Loaiza 1802533
.
Figura 6. Onda generada por osciloscopio entrada
contra salida del arreglo.
6 REFERENCIAS
[1] rea Tecnolgica. Transistor [Online]. Recuperado el 19 de
septiembre
del
2015
de
http://www.areatecnologia.com/TUTORIALES/EL
%20TRANSISTOR.htm.
[2] Delegacin ETSIAE UPM [Espaa]. Transistores JFET
[Online]. Recuperado el 19 de septiembre del 2015 de
http://delegacion.etsiae.upm.es/index.php/segundo/eauelectronica-y-automatica/152-eau-apu-apuntestransistores/file.