Subsecretara de Educacin Superior

Direccin General de Educacin Superior Tecnolgica

Instituto Tecnolgico de Lzaro Crdenas

INSTITUTO
TECNOLGICO
DE LZARO
DISEO
DIGITAL
CRDENAS
VHDL
REPORTE DE PRCTICAS
NOMBRE DEL ALUMNO: JULIO CSAR
VZQUEZ QUEVEDO.

PRACTICA No. 1
COMPUERTA AND DOS ENTRADAS
EN VHDL

Av. Melchor Ocampo # 2555, Col. Cuarto Sector, C.P. 60950, Cd. Lzaro
Crdenas, Michoacn,
Telfono (753) 53 7 19 77, 53 2 10 40, 53 7 53 91, 53 7 53 92 Direccin Ext.
109 , Fax. 108
e-mail: direccion@itlac.mx Internet: www.itlazarocardenas.edu.mx.

PRCTICA 1

OBJETIVO Y DESARROLLO

OBJETIVO:

El objetivo de la presente prctica es implementar, sintetizar, optimizar y simular una

compuerta AND de dos entradas en VHDL.

DESARROLLO:
Primeramente se debi conocer unos conceptos previos para poder realizar y
entender esta prctica, primero saber cul es el funcionamiento de una compuerta
AND como tambin su tabla de verdad, como se muestra en la Tabla 1.1.

Tabla 1.1. Tabla de verdad de la compuerta AND.

Entrada A
0
0
1
1

Entrada B
0
1
0
1

Salida S
0
0
0
1

En base a esa tabla de verdad en el programa de VHDL se implement un cdigo

sencillo y simple de entender como se muestra a continuacin s<=(a and b); ahora
para poder ver como quedara el circuito que se realiz se puede ver un RTL
esquemtico como se muestra en la figura 1.1.

ITLAC

PRCTICA 1

DESARROLLO

Figura 1.1. Compuerta AND RTL

A continuacin en la Figura 1.2. Se muestra un ejemplo de la simulacin en ISim en donde se

debe poner la combinacin que se desee, en esta ocasin se introdujo la combinacin 1 y 0
en sus respectivas entradas y como consecuencia en la salida s habr un 0.

Figura 1.2. Simulacin en ISim.

Para finalizar con esta prctica tambin se hizo una simulacin pero ahora con un
simulador llamado Test Bench en donde se realiz toda la tabla de verdad de la
compuerta AND con diferentes tiempos como se muestra en la Figura 1.3.

ITLAC

PRCTICA 1

DESARROLLO

Figura 1.3. Simulacin en Test Bench

ITLAC

PRCTICA 1

DESARROLLO

Cdigo para ISim.

----------------------------------------------------------------------------------- Engineer: JULIO CSAR VZQUEZ QUEVEDO.

---------------------------------------------------------------------------------library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity compuerta is
Port ( a : in STD_LOGIC;
b : in STD_LOGIC;
s : out STD_LOGIC);
end compuerta;
architecture Behavioral of compuerta is
begin
s<=(a and b);
end Behavioral;

ITLAC

PRCTICA 1

DESARROLLO

Cdigo para Test Bench.

--------------------------------------------------------------------------------- Engineer:JULIO CSAR VZQUEZ QUEVEDO

-------------------------------------------------------------------------------LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY compuerta_tb IS
END compuerta_tb;
ARCHITECTURE behavior OF compuerta_tb IS
COMPONENT compuerta
PORT(
a : IN std_logic;
b : IN std_logic;
s : OUT std_logic
);
END COMPONENT;
signal a : std_logic := '0';
signal b : std_logic := '0';
signal s : std_logic;
BEGINuut: compuerta PORT MAP (
a => a,
b => b,
s => s
);
a <= '0' after 100 ns, '0' after 200 ns, '1' after 300 ns, '1' after 400 ns ;
b <= '0' after 100 ns, '1' after 200 ns, '0' after 300 ns, '1' after 400 ns ;
END;

ITLAC

PRCTICA 1

ITLAC

DESARROLLO