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Circuiti Digitali, Appunti UniSa Ing. Informatica
corso Prof. Nicola Lamberti
Maggio 2014
Indice
Parametri di qualit di una porta logica... 1
Parametri statici . 1
Parametri dinamici.... 2
Invertitore ..... 6
Transistore MOS .... 7
Invertitore realizzato con transistore NMOS ..... 11
Esercizio NMOS .. ...19
ZeePpe
In elettronica le grandezze costanti nel tempo sono indicate con la lettera maiuscola mentre quelle
funzione del tempo con la lettera minuscola.
Parametri statici
Swing logico SL
un parametro per rilevare la qualit di una porta logica, dato dalla differenza tra il valore di tensione alto e il valore di tensione basso. Intuitivamente, pi alto lo swing logico pi facile sar distinguere il livello
alto da quello basso.
Caratteristica Ingresso-Uscita
la curva caratteristica della porta. Pi la curva caratteristica di una porta generica si avvicina alla curva caratteristica della corrispondente porta ideale, migliora sar la qualit della porta.
Fascia di transizione
comprende tutti quei valori dell'ingresso che non sono ritenuti n alti e n bassi. Gli estremi di tale fascia di
transizione sono considerati parametri di qualit statici:
il pi grande ingresso considerato ancora basso
il pi piccolo ingresso considerato ancora alto
la pi piccola uscita considerata alta, luscita corrispondente allingresso
la pi grande uscita considerata piccola, luscita corrispondente allingresso
I punti (
)e(
) sono in corrispondenza alla pendenza -1, i punti a pendenza -1 ci consentono di separare la regione intermedia di transizione da quelle contenenti i valori alti e bassi degli ingressi e
delle uscite.
importante che valga
poich le porte sono pensate per lavorare insieme, luscita di una porta
lingresso di unaltra. necessario che un uscita bassa sia considerata come un ingresso basso.
Per lo stesso motivo deve essere
ZeePpe
2
Pendenza
La curva ideale ha pendenza infinita e negativa e perci per avvicinarsi alle condizioni di idealit conviene
scegliere la caratteristica I/O con pendenza pi elevata. Ovviamente si presenta il problema di scegliere il
punto in cui la pendenza possa essere valutata; tale punto denominato tensione di soglia logica ed
quel valore d'ingresso che si ripresenta in uscita cos com'. In altri termini la soglia logica soddisfa la seguente equazione:
dove
Immunit ai disturbi
indica il massimo livello del disturbo ammissibile che, sommandosi in modo algebrico al segnale, fornisce
un'uscita ancora riconducibile allo stato logico previsto.
Si definiscono dunque i margini di immunit superiore ed inferiore come:
Parametri dinamici
In un invertitore ideale la commutazione tra alto e basso e la risposta all'ingresso avvengono in maniera
istantanea e non ha quindi senso parlare di prestazioni dinamiche, invece in una porta reale i tempi di
commutazione non saranno nulli (transitorio) inoltre tra ingresso e manifestazione delluscita si deve considerare un certo ritardo:
Tempo di salita
il tempo necessario al segnale per passare da un livello logico basso a un livello logico alto. Per evitare false partenze dovute al rumore e considerando che il segnale alto se maggiore di
o basso se minore di
si misura dal valore (
) al valore (
)
Tempo di discesa
il tempo necessario al segnale per passare da un livello logico alto ad un livello logico basso.
dal valore (
a(
si misura
il tempo che intercorre dal momento in cui lingresso assume il valore SL/2 (met swing logico) e luscita
assume ancora il valore SL/2 quando luscita passa da un livello logico alto a un livello logico basso.
(time propagation low high)
Come
Tenendo conto sia del transitorio d'ingresso che di quello d'uscita il time propagation delay una misura
della velocit della porta logica. Se si collegano in serie n porte logiche, il ritardo di propagazione dell'ennesimo stadio dato dalla somma dei
dei precedenti stadi.
ZeePpe
Potenza
Il funzionamento dinamico della porta caratterizzato anche dal cosiddetto consumo di potenza che la
potenza fornita dall'alimentazione e assorbita dalla porta logica nel suo funzionamento.
La potenza dissipata dalla porta ideale(statica e dinamica) 0.
La potenza assorbita pu essere considerata come somma di due contributi: la potenza statica e la potenza
dinamica. La potenza statica la potenza dissipata in condizioni statiche, ovvero senza che ci siano variazioni degli ingressi e delle uscite. Per potenza dinamica, si intende la potenza dissipata dalla porta logica dovuta alle sole variazioni degli ingressi e delle uscite (quest'ultime in particolare).
La potenza statica la potenza dissipata quando luscita alta oppure bassa, per definizione si calcola come la media della potenza dissipata con uscita alta e potenza dissipata con uscita bassa:
) si ha
allora vale
La potenza dinamica serve alla porta per eseguire un ciclo completo di commutazione; la transizione da uno
stato all'altro, non immediata, ma preceduta da un transitorio che richiede un dispendio di potenza.
I tempi di commutazione sono pi brevi di quelli relativi allo stato di stazionariet e perci il consumo stazionario supera quello del transitorio. La
molto pi grande della . Esistono delle porte con potenza
statica pari a zero che sono migliori di quelle con
.
Altri parametri di qualit sono il fan out ,il fan in, il livello d'integrazione, il F.I.T(failure in time) ed il costo.
Il fan out , per definizione, il numero di porte che si possono collegare in uscita ad un dispositivo logico
senza degradare le prestazioni. Date N porte a valle del circuito, considerato il loro tipico comportamento
capacitivo, e come se ci fossero N condensatori collegati in parallelo di uguale capacit; la capacit equivaAppunti Circuiti Digitali - Unisa
5
lente sar N volte quella dei singoli condensatori. L'aumento della capacit al terminale d'uscita della porta
e diretta conseguenza di un incremento della sua potenza dinamica. Equivalentemente ,il degrado delle
prestazioni pu essere illustrato tenendo a mente che ciascuna porta e immaginabile come un generatore
di tensione in serie ad un resistore. Le resistenze in parallelo degli N dispositivi a valle danno luogo ad una
resistenza equivalente N volte pi piccola di quella della singola porta che causa una diminuzione della tensione d'uscita Vo, rendendo ardua l'interpretazione dello stato logico.
Il fan in il numero massimo d'ingressi tali da non degradare le prestazioni. Si tratta di un parametro di
qualit che permette di discriminare le diverse tecnologie. La tecnologia che presenta un fan in elevato,
seppur limitato, infatti la migliore. Il fan out, ponendo delle limitazioni funzionali, pi stringente del fan
in a cui ,tra l'altro, si pu porre rimedio aumentando il numero di porte.
Il livello d'integrazione I (i maiuscolo) il numero delle porte logiche montate sul singolo chip. Maggiore I
pi complesse risultano le funzioni eseguibili con una sola unita.
I e limitato dalla potenza, nello specifico:
Se infatti la potenza della singola porta P e quella massima che il circuito pu sopportare
, il numero di porte logiche oltre il quale non si pu andare dato dal rapporto precedente. Se non si rispetta tale limite il circuito fonde. La relazione sopra riportata e altres esprimibile come:
Se cresce la frequenza del circuito o equivalentemente decresce il ritardo di propagazione, diminuisce il livello d'integrazione.
Il F.I.T (o affidabilit) il numero di porte che si possono guastare nell'unita di tempo e si misura in
/h. Un valore di I elevato fa si che il circuito integrato sia pi semplice e quindi meno soggetto a malfunzionamenti; per contro un basso livello d'integrazione causa la necessita di dover assemblare fra loro i
chip con un conseguente aumento dei costi e della probabilit di errore.
In un circuito elettronico le correnti, anche se presenti non, portano dietro nessuna informazione.
Sarebbe estremamente comodo se fosse possibile portare tutte le correnti a zero
ZeePpe
Invertitore
La porta NOT o invertitore un circuito elettronico elementare che elabora un ingresso alto in modo da
produrre un'uscita bassa e viceversa. Tale blocco si dice ideale se
e
volt. In tal caso la
porta ha uno swing logico pieno.
La caratteristica di una porta NOT tracciata su un grafico dove sull'asse delle ascisse sono indicati i valori
della tensione d'ingresso, mentre su quello delle ordinate sono poste le uscite. Un invertitore ideale ha la
caratteristica mostrata nella figura a sinistra, mentre un invertitore reale avr una caratteristica I/O continua, monotona e decrescente come quella in figura a destra.
Una porta logica migliore quanto pi la sua caratteristica si avvicina a quella della porta ideale. Nel caso
della porta NOT, per valutare una caratteristica, si considera la sua derivata
ristica deve essere negativa, quindi negativa deve essere la derivata. Si pu affermare ancora che maggiore
il valore assoluto della derivata, migliore la caratteristica.
Si consideri lo schema circuitale in figura composto da una resistenza, un'alimentazione positiva, un condensatore ed un interruttore pilotato dalla tensione d'ingresso. Se
l'interruttore si chiude e, per effetto del cortocircuito, la tensione del condensatore ( ) nulla; viceversa un ingresso basso determina l'apertura dell'interruttore ed il condensatore ,collegato tramite la resistenza alla batteria, si carica fino a raggiungere, in un tempo infinito, una tensione ai suoi capi pari a V+. La commutazione dell'uscita necessita di
un transitorio perch la carica e la scarica del condensatore non istantanea.
La carica del condensatore direttamente relazionata alla sua costante di tempo da un legame di proporzionalit, infatti:
all'incirca uguale a
con
.
La velocit del transitorio del circuito resa elevata dalla scelta di una
costante di tempo esigua, il che ottenibile a partire da un valore basso di resistenza. Se R piccola la corrente che attraversa il resistore,
esprimibile come
Transistore MOS
La tecnologia MOS basata su transistori MOS(metal oxide semiconductor).Un transistore MOS una
struttura costituita da metallo, ossido di silicio(isolante) e da un semiconduttore.
Quest'ultimo un materiale con una resistivit intermedia tra quella degli isolanti e dei conduttori. La sua
resistivit pu essere variata agendo sulla densit delle cariche per aumentare o ridurre la capacit di condurre del materiale. Un ulteriore pregio dei semiconduttori sta nel fatto che possibile modificare il segno
della carica trasportata. Per fare ci si droga il materiale agendo sulla struttura dello stesso.
Con drogaggio si intende laggiunta al semiconduttore puro di piccole percentuali di atomi non facenti parte
del semiconduttore stesso allo scopo di modificare le propriet elettroniche del materiale. Il drogaggio pu
essere di due tipi:
Di tipo n: latomo drogante ha un elettrone in pi di quelli che servono per soddisfare i legami del
reticolo cristallino e tale elettrone acquista libert di movimento allinterno del semiconduttore
Di tipo p: latomo drogante ha un elettrone in meno e tale mancanza di elettrone, indicata con il
nome di lacuna, si comporta come una particella carica positivamente e si pu spostare allinterno
del semiconduttore.
In ogni caso il semiconduttore trattato elettricamente neutro per la presenza di ioni fissi.
Immaginiamo ora di unire due semiconduttori, uno drogato di tipo n e uno drogato di tipo p. Nella regione
a cavallo della giunzione p-n, detta regione di svuotamento,
non ci sono portatori di carica liberi, quindi non circola corrente. Gli elettroni in pi in N tendono ad andare verso P
caricandolo negativamente P e positivamente N. Si viene a
creare un campo elettrico E.
La regione di giunzione pu aumentare o diminuire a seconda del valore del potenziale che possiamo imporre tra i
punti a e b.
ZeePpe
8
In figura illustrato un transistore MOS. La parte sottostante in
materiale semiconduttore drogato di tipo P, in alto si distinguono
le regioni di Source e di Drain,
drogate fortemente di tipo n, tra
le quali posto uno strato di ossido(dielettrico) ed infine nella
parte superiore presente il Gate, in materiale metallico. Source,
Gate, Drain e substrato sono dotati di appositi terminali.
Tra Source e substrato, cos come
tra Drain e Substrato, vi una zona di giunzione p-n, quindi tra di loro non circola corrente.
Il transistore assomiglia ad un condensatore a elettrodi paralleli con al centro un isolante, il primo piatto
in metallo, il secondo in semiconduttore. Se il substrato collegato a massa( ad un basso potenziale),mentre lo strato di metallo assume un potenziale positivo, si avr una concentrazione di cariche positive
sul fondo e di cariche negative in alto. Collegando un generatore ai terminali di Source e Drain si verifica un
moto di cariche dovuto alla differenza di potenziale imposta dal generatore tra Source e Drain. La corrente
generata non dipende solo dalla tensione prodotta dal generatore, ma anche dalla quantit di carica presente nel canale, cio la parte di semiconduttore posta tra Source e Drain. Il Gate una sorta di valvola per
regolare la densit della carica e la genera sfruttando l'effetto capacitivo, non a caso un tempo il transistore
era detto a valvole termoioniche.
A lato presente il simbolo circuitale del
transistore MOS. La corrente circola dal
Source al Drain perci il terminale Source
viene evidenziato con una freccetta
uscente, in questo modo il Source distinto dal Drain. Nel transistore NMOS circolano elettroni(cariche negative) ,in quello
PMOS lacune(cariche positive).
Source
la sorgente delle
cariche (elettroni o
lacune)
Drain
Body
il pozzo dove
la parte in semigiungono le cariche conduttore, insieme al Gate causa
delleffetto capacitivo. Di solito collegato a massa
Canale
larea tra Source
e Drain dove circola corrente
9
In genere il Source ed il Body si collegano a massa e perci le tensioni che si considerano sono VGS e VDS, la
corrente del terminale Body sempre nulla perch lo la corrente del condensatore a regime e le altre tre
correnti danno somma nulla, quindi per Kirchhoff si ha che
. Il verso delle correnti dipende da se
stiamo considerando un NMOS o un PMOS.
Le caratteristiche del MOS non sono lineari. In regime stazionario IG=0 per ogni VGS e VDS in quanto impostando il potenziale del Gate si ottiene una carica sul condensatore che equivale a
, ma non si
fa circolare corrente.
Non considerando (poich
), le variabili in gioco sono
. Si possono scegliere arbitrariamente tra esse due variabili indipendenti e due dipendenti. Si ottiene dunque:
La
) che da
Siccome
, riportiamo sull'asse delle ordinate l'unica corrente utile alla nostra analisi( ) e su quella
delle ascisse la
. Bisogna per denotare che l'andamento della curva funzione anche di
.
Si notano due regioni di funzionamento, separate in figura dalla parabola tratteggiata: la regione di triodo
(ohmica) e quella di saturazione (pinch off). Anche l'espressione analitica che lega
alle tensioni varia in
base alla regione di funzionamento.
Le due regioni sono separate dalla curva limite parabolica
,
la tensione di soglia. Si dice
che l'NMOS sta in pinch off, o equivalentemente in regione di saturazione, se
al contrario
il transistore nella regione di triodo.
ZeePpe
10
. Se
siamo
Da
si intuisce che meno il canale largo e pi lungo e maggiore risulta la resistenza opposta al movimento delle cariche.
pi piccolo dell'unit, si pone allora il terzo fattore uguale a 1, allora si pu affermare che in Pinch
off la corrente ID non di pende da
ma solo da
.
Quando invece
La corrente non pi una retta orizzontale, ma ha un andamento curvo poich dipende anche dal quadrato
di
.
Appunti Circuiti Digitali - Unisa
11
perch gli
Poich
ZeePpe
12
sar piccola (qualche decimo di volt),
Abbiamo cos ottenuto la relazione che ci permette di calcolare il livello logico basso
, un
, dove
elevato).
vale
e per
13
altrimenti ci sarebbe una discontinuit nella caratteristica che provoca un salto di
Nella regione di pinch off la corrente
Considerando che:
vale:
Da cui:
una parabola con concavit rivolta verso il basso. Ci vale finch non uguale a
.
Possiamo ora calcolare la pendenza della curva caratteristica, procediamo con il calcolare la derivata
Per calcolare
ricordiamo che
ZeePpe
14
[
Ponendo
Prestazioni dinamiche
Cerchiamo ora di comprendere come si comporta la porta in regime dinamico. Il MOS un componente dal
tipico comportamento reattivo, come condensatori e induttori che per sono componenti lineari. Il MOS
pu essere in effetti, visto come un condensatore ad armature parallele separate da un dielettrico (ossido)
di cui la prima armatura lo strato metallico e l'altra il canale formatosi nel semiconduttore. La carica positiva sul metallo, quella negativa nel canale, nel substrato non
c' carica.
Il MOS ha tre terminali(4 se si include il body che sempre ad un
potenziale pi basso, in genere a massa):quello di Source, di
Drain, di Gate. E' come se avessimo conseguentemente un condensatore a tre terminali anzich due. Per schematizzare gli effetti reattivi interponiamo una capacit tra Gate e Source
( ),tra Gate e Drain (
) e tra Drain e Source (
).L'ultima
capacit dovuta al fatto che la distribuzione di carica nel canale
non uniforme ed causa di un altro effetto reattivo.
e
sono confrontabili mentre
pi piccola. La presenza delle
capacit che tengono in conto il comportamento reattivo ci fa
capire che il transistore MOS non ha solo un regime stazionario,
ma anche uno dinamico. Le capacit non hanno un'espressione
analitica semplice perch non assumono valori costanti e dipendono dalle tensioni ai loro capi e non soltanto da come fatto il
dispositivo:
=
( ) ,
=
(
) ,
=
( )
Ricordiamo che la caratteristica dei condensatori e:
.
Il nostro obbiettivo quello di migliorare le prestazioni dinamiche, ossia ritardo ti propagazione e consumo
di potenza. Quindi si vuole ridurre sia
che .
Consideriamo allora il time propagation delay:
. Risulta complicato calcolare analiticamente il
, allora invece di considerare
e
consideriamo il fall-time e il rise-time. Immaginiamo inoltre
che
sia un ingresso ideale fornito da un generatore di tensione che commuta a gradino, in questo caso
luscita non varier comunque istantaneamente. Con questa ipotesi esemplificativa stiamo dicendo che il
ritardo con cui commuta la porta dovuto solo alla porta stessa e non a ci che accade a monte. Possiamo
15
inoltre eseguire un'analisi qualitativa basata su e per cercare di capire come migliorare le prestazioni. Ribadiamo che fare ci giustificato dalle intenzioni di voler solo apprendere come velocizzare la porta
senza alcuna volont di progettare la migliore porta possibile. Ridurre e equivale a rendere minore
e
.
Consideriamo la capacit
, applicando il teorema di Miller possiamo
scomporre
in due componenti,
e
in cui
collegato
allingresso e
alluscita.
Avremmo allora una capacit in ingresso che tiene conto del parallelo
tra
e
, e una capacit in uscita che invece considera il parallelo
tra
e
:
Teorema di Miller
Sia B un bipolo di impedenza Z afferrante ai nodi N1 e N2. Il teorema di Miller afferma che B pu essere sostituito con due bipoli
B1 e B2 connessi rispettivamente tra N1 e N0 e tra N2 e N0 (N0
un nodo di riferimento), di impedenze
Essendo la finzione di trasferimento N1N2. Il risultato valido se questultima non varia a seguito della sostituzione.
ZeePpe
16
Proseguiamo allora provando a ridurre il tempo di discesa . misurato da quando luscita commuta dal valore logico alto al valore logico basso, nel caso del transistore MOS da
a . Facciamo allora
variare lingresso istantaneamente da a
.
Quando
il MOS spento e
;
quando invece
il MOS acceso e affinch
il condensatore si scarica attraverso il MOS.
Intuitivamente maggiore la conduttivit del MOS, pi rapidamente avviene il processo di scarica e ci
si riflette in un tempo di discesa minore. La conduttivit del MOS correlata a
, maggiore il
,
cio maggiore la larghezza del canale, maggiore sar la conducibilit del MOS, minore sar il :
Concentriamoci ora sul questo viene misurato quando luscita commuta da un livello logico basso a
un livello logico alto, nel caso del MOS da
Facciamo allora variare istantaneamente lingresso
da
.
Quando
il MOS acceso e
;
viceversa quando
il MOS spento e diventa
per mezzo della carica del condensatore attraverso la resistenza .
La costante di tempo di un condensatore
, quindi minore la resistenza e pi veloce sar il
processo di carica del condensatore.
Una resistenza piccola per incide sulle prestazioni statiche in modo negativo!
Una soluzione razionale quella di fissar il valore di in modo che non risulti n troppo alto n troppo
basso e poi si decide di utilizzare un
molto grande per migliorare contemporaneamente il tempo di
discesa e le prestazioni statiche.
Con queste scelte risulta
e quindi
.
Il problema del ridurre il ritardo di propagazione si riduce allora nel ridurre il tempo di salita e velocizzare quindi la carica del condensatore .
Consideriamo allora le correnti:
L'estremo inferiore d'integrazione del secondo membro . Esso dovrebbe essere il 10% dello swing, ma
scegliamo di eseguire una sovrastima, cosa gi fatta con
. L'estremo superiore non pu essere
altrimenti il transitorio, essendo asintotico, durerebbe un tempo infinito, si sceglie come escamotage
(perch gi da questo valore l'uscita alta).
Possiamo allora giungere alla conclusione che:
(
Questa porta ha delle discrete caratteristiche statiche, un livello d'integrazione non soddisfacente perch il
resistore occupa molto spazio e causa un compromesso tra prestazioni in regime stazionario e velocit di
reazione alle variazioni dell'ingresso.
Appunti Circuiti Digitali - Unisa
17
Consumo di potenza
Analizziamo ora il consumo di potenza di questa porta.
Ricordiamo che alla potenza contribuiscono la potenza statica e la potenza dinamica
La potenza statica data da:
e sia
. Allora la
uguale a
Allora:
quasi (o uguale) a
viene immagazzinata in e met viene dissipata. Nel processo di scarica di un condensatore tutta lenergia
precedentemente immagazzinata viene ceduta, quindi si pu affermare che in un processo di carica-scarica
di lenergia necessaria proprio
.
Lenergia pu essere considerata come la potenza spesa nel tempo, tenendo conto di ci possiamo andare
a definire la potenza dinamica come:
ZeePpe
18
Dove la frequenza con cui avviene il processo di carica, di solito viene usata una frequenza calcolata statisticamente.
La potenza dinamica rispetto a quella statica trascurabile perch i tempi di transitorio sono pi brevi di
quelli in cui la porta in regime stazionario. Possiamo allora considerare la Potenza :
Il consumo di potenza tipico delle porte NMOS relativamente piccolo(circa qualche centinaio di micro
watt) e questo ci d l'opportunit di fare affidamento su di un alto livello d'integrazione. Esso infatti dipende anche dal consumo di potenza della singola porta logica; dato che esso accettabile si possono installare
sul chip abbastanza porte. Se il chip ha una potenza massima di 1 watt e la porta consuma 100 microwatt
(all'incirca
watt), il numero massimo di porte che si pu installare sul chip pi o meno 10000.
Una porta veloce richiede un valore esiguo di R, ma come si nota dall'uguaglianza precedente, ci equivale
ad aumentare il consumo di potenza ed inoltre le caratteristiche statiche peggiorano. Buone prestazioni
statiche vengono assicurate operando su Km.
Mettiamo in relazione il consumo di potenza con il ritardo di propagazione considerando il prodotto ritardo-consumo
:
(
(
(
Per diminuire
Tirando le somme una porta NMOS innanzitutto ingombrante, quindi con un basso livello dintegrazione
ed impone forti compromessi tra caratteristiche statiche e caratteristiche dinamiche
19
ESERCIZIO NMOS
Calcoliamo la caratteristica di .
In regione di pinch off la corrente vale:
5 3
68
35
35
Calcoliamo la tensione di soglia , in questo punto lintersezione della caratteristica di
con la retta a pendenza unitaria passante per lorigine.
7
6
67
6
5 3
9 7
Consideriamo la pendenza della caratteristica di
il 6 .
Consideriamo ora il dispositivo in zona di triodo. La corrente vale
ZeePpe
20
In questa regione possiamo calcolare il livello logico basso. Per farlo possiamo trascurare poich
luscita sar molto piccola
Calcoliamo ora le coordinate dellaltro punto a pendenza -1
3 [
imponendo ora
7 5
Possiamo ora calcolare i margini di immunit ai disturbi e
9 7
3
67
795
Quindi il margine di immunit ai disturbi :
min
593
Avere margini e molto diversi tra loro indice di qualit basso poich scegliendo si
penalizza di molto . Di conseguenza un importante indice di qualit la simmetria della caratteristica di rispetto alla bisettrice.
21
acceso se
cio se
sale al di sopra di
load
Nel
non nulla, quindi il load soffre di effetto body.
driver
Non soffre di effetto body invece il
poich facile vedere che
+
.
ZeePpe
22
Quindi la soglia del MOS pilota costante, mentre quella del MOS di carico varia in funzione di
In particolare
aumenta al crescere dell'uscita ed il caso peggiore si ha naturalmente quando
.
.
Ricordando che
e considerato che
dipende da , se quest'ultima , il livello logico alto ulteriormente ridotto rispetto al valore massimo possibile e tale diminuzione abbastanza significativa, non si pu trascurare.
*
Da questo punto di vista la porta EEMOS peggiore di quella NMOS. I due transistori MOS della porta possono essere anche strutturalmente uguali per bisogna ricordare che quello di carico soffre di effetto body.
Caratteristica di I/O
Per calcolare la caratteristica di I/O dobbiamo far variare la da 0 a
anche se presupponiamo che il valore logico alto sia minore di
. Ci che ci interessa fare infatti capire il funzionamento della porta in
tutte le condizioni possibili e perci anche in situazioni inattese.
Questa volta dovremo considerare che stiamo coinvolgendo due dispositivi non lineari e dunque ci saranno
load
driver
delle regioni associate al funzionamento di
ed altre relative a
. La prima cosa che siamo
load
in grado di affermare che l'uscita
non potr mai superare
o
si spegnerebbe non
facendo circolare pi corrente (si interromperebbe infatti il collegamento con l'alimentazione).
load
Come gi stato detto il transistore
, se acceso, pu lavorare solo in regione di pinch off.
driver
Vediamo ora come si comporta il transistore
.
driver
OFF quando
cio se
.
driver
driver
ON quando
cio se
.
in pinch off quando
cio quando
.
una retta a pendenza unitaria che ha origine in
: la regione al di sopra di essa
quella di saturazione, quella sottostante di triodo.
driver
Quando
OFF vuol dire che l'ingresso basso e perci l'uscita sar costante ed uguale a
.
23
Parametri statici
Applicando Kirchhoff si ottiene
La
zero e pertanto:
load
driver
in cui
la corrente del Drain di
e
quella del Drain di
.
La
varia a seconda della regione di funzionamento del transistore driver mentre la
poich il load sempre in pinch off ed uguale a:
costante,
driver
Per
il
spento:
driver
spento e
dunque:
considerando che:
si ha:
(
La tensione per
costante.
Le porte logiche EEMOS appartengono ad un'altra famiglia logica rispetto alle NMOS perch cambiata la
topologia del circuito (al posto del resistore c' un transistore), ci ora evidente poich diverso il livello
logico alto.
Regione in cui il
driver
Quando
(
(
(
)
(
)
(
ZeePpe
24
Per estrarre le radici quadrate di ambo i membri bisogna scegliere se anteporre alle radici il segno + o il segno -. Dal punto di vista matematico le due scelte sono entrambe corrette, ma non dal punto di vista fisico.
ATTENZIONE Questa equazione NON l'equazione di una retta in quanto il MOS di carico presenta effetto
body e perci
non costante, ma una funzione crescente della tensione di uscita . l'equazione
di una parabola.
Concentriamoci sulle espressioni di
:
e
Definiamo la quantit
25
Sostituiamo nell'equazione che coinvolge la pendenza della curva caratteristica di
colato:
off assume valori molto grandi e non si pu trascurare nellespressione delleffetto body.
Siccome varia in funzione delluscita, la pendenza cambia da punto a punto e non costante.
Il punto a pendenza -1 esiste, ma si pu calcolare solo in modelli pi raffinati. Infatti il modello utilizzato
non un modello adeguato, si passa infatti da una pendenza nulla ad una pendenza
ca uguale a 5, presente allora un punto angoloso e fisicamente impossibile che la derivata presenti
punti di discontinuit. Con buona approssimazione per si pu assumere che il punto a pendenza -1 abbia
ascissa pari a
Con tale approssimazione si ha:
Regione in cui il
driver
Se
il transistore driver lavora in regione di triodo mentre il load continua a stare in pinch
off.
Consideriamo nuovamente le correnti che circolano ne due transistori, si ha sempre
.
(
* (
)
(
+
)
load
Anche in questo caso il
caratterizzato da effetto body. C' da dire per che siccome ad un ingresso alto corrisponde un'uscita bassa, da cui dipende il valore di
in prima approssimazione pu essere
considerata costante e pari a
senza determinare un grosso errore.
ATTENZIONE: solo
pu fare lo stesso con
proporzionale a
do su
), il che comporta un
ZeePpe
26
aumento di dimensione delle porte e di un basso livello d'integrazione. Nella scelta di
, al fi9,
9e
3e
oppure
a rapporto.
Calcoliamo il punto a pendenza -1 di coordinate
tata rispetto a :
(
Deriviamo ad ambo i membri rispetto a
*
Ponendo
non esplici-
) +
]
:
)
Siccome siamo in regione di triodo e l'uscita abbastanza piccola(qualche decimo di volt), possiamo considerare
costante e pari a
:
(
Da notare che l'uguaglianza sopra riportata a due incognite e perci, per trovare il valore di
e
abbiamo bisogno di un'altra equazione che si ottiene considerando che il punto non solo deve essere a
pendenza -1, ma deve appartenere anche alla caratteristica ingresso-uscita. La coppia di equazioni, inoltre,
non lineare ed avr due soluzioni di cui si sceglier soltanto quella fisicamente realizzabile. La seconda
equazione di cui tener conto sar quindi:
(
Parametri dinamici
Nell'analisi delle prestazioni statiche abbiamo omesso di considerare le porte logiche a valle perch sapevamo che a regime stazionario la caratteristica d'ingresso risultava identicamente nulla e perci le porte
collegate non assorbivano corrente dal precedente stadio. In regime dinamico non pi possibile studiare
ciascuna porta isolata e bisogna tenere conto dei comportamenti reattivi capacitivi, tipici dei componenti
MOS.
driver
load
Gli effetti reattivi si possono schematizzare attraverso tre capacit per il
e due per il
:
(tra Gate e Source del driver),
(tra Gate e Source del load),
(tra Gate e Drain del driver),
(tra Drain e Source del load),
(tra Drain e Source del driver).
Appunti Circuiti Digitali - Unisa
27
Cominciamo con il considerare tutte le capacit collegate in uscita alla
porta che sono:
,
,
,
. Riappelliamoci al teorema di Miller e scomponiamo la capacit collegata ai terminali d'ingresso
e d'uscita (
) nella somma di due componenti: una posta tra l'ingresso e la massa e l'altra tra il terminale d'uscita e la massa.
collegata allingresso e
Le capacit
,
capacit in uscita sar:
alluscita.
,
Al calcolo di CL contribuiscono pertanto le capacit ai terminali d'uscita, le capacit ai terminali di ingresso delle porte a valle(dove il fan out) e la cosiddetta capacit di linea. Come gi detto queste capacit
non sono lineari. Per facilitare il calcolo consideriamo tali capacit costanti calcolate nel caso peggiore sovrastimandole.
Ritardo di propagazione.
Per accelerare la porta bisognerebbe ricavare analiticamente t
et
, ma per fare ci si necessita della conoscenza sia di
che di
. La prima quantit non nota poich la tensione d'uscita di una
porta a monte ed il calcolo analitico, a differenza di quello eseguito sperimentalmente in laboratorio,
troppo complesso e ridondante visto che ci che desideriamo avere non un modello perfetto del funzionamento della porta, ma soltanto delle indicazioni su come renderla pi celere. Supponiamo per semplificare l'analisi che
sia una funzione ideale fornita da un generatore di tensione che commuta a gradino.
L'uscita, a differenza dell'input, non varia istantaneamente. Non si possono calcolare t
et
, ma si
possono considerare il fall-time ed il rise-time che, ricordiamolo, sono rispettivamente il tempo necessario
all'uscita per passare dal 90% dello swing al 10% dello swing e l'intervallo di tempo in cui si va dal 10% dello
swing al 90% dello swing. Con questa ipotesi esemplificativa stiamo dicendo che il ritardo con cui commuta
la porta dovuto solo alla porta stessa e non a ci che accade a monte. Possiamo inoltre eseguire un'analisi
qualitativa basata su e per cercare di capire come migliorare le prestazioni. Ribadiamo che fare ci
giustificato dalle intenzioni di voler solo apprendere come velocizzare la porta senza alcuna volont di proZeePpe
28
gettare la migliore porta possibile. Ridurre
et
Il corrisponde al tempo di scarica del condensatore , mentre al tempo di carica. Siccome il ritardo di
propagazione stato approssimato come media del tempo di salita e di discesa, lo si pu ridurre velocizzando la carica e la scarica del condensatore . , come gi sottolineato, non lineare ed una funzione
crescente di , possiamo per per rendere pi facile operare su questa quantit, sovrastimarne il valore
ponendo
e riferirci a
come ad una capacit costante.
Il misurato quando l'uscita commuta da valore logico alto a basso. Affinch il comportamento dell'uscita sia quello appena descritto, trattandosi di un invertitore, l'ingresso istantaneamente (per l'approssimazione fatta) muta da livello logico basso al livello logico alto. Quando
il
spento, il
acceso e lavora in regione di saturazione. Nel momento in cui diventa il
si accende ed il condensatore si scarica attraverso il
. Intuitivamente maggiore la conducibilit del
e pi rapidamente avviene la scarica e ci si riflette in un tempo di discesa minore. Rammentando che la conducibilit di un
correlata a
, possiamo ipotizzare ragionevolmente che:
L'aumento di
zioni statiche.
Il misurato quando l'uscita commuta da valore logico basso a quello alto, quindi, nel caso del transistore EEMOS da a
(
non
a causa dell'effetto body).
Affinch il comportamento dell'uscita sia quello appena descritto, l'ingresso istantaneamente muta da livello logico alto al livello logico basso, cio da a .
Quando
il
acceso e
Viceversa quando
il
si spegne e
per mezzo della carica del condensatore attraverso il
. Se
molto conduttivo
si carica rapidamente e perci ragionevole sostenere che:
Quindi
allincirca pi grande di
di un ordine di grandezza.
29
La scarica pi veloce di circa un ordine di grandezza perch dipende dal
pilota che pi celere del
di carico a causa della sua elevata conduttivit. Il problema consiste perci nel velocizzare la carica del
condensatore.
Quando il condensatore si carica il
pilota spento e dunque il circuito che dobbiamo studiare quello
illustrato in figura.
Dalla legge di Kirchhoff:
Considerando che il
lavora sempre in pinch off, e che
rente che attraversa un condensatore, si pu scrivere:
la cor-
L'estremo inferiore d'integrazione del secondo membro . Dovremmo partire dal 10% dello swing, ma
eseguiamo una sovrastima, cosa gi fatta con
. Quando abbiamo studiato l'NMOS non abbiamo scelto come estremo d'integrazione superiore perch era sufficiente il minimo valore dell'uscita considerato
livello logico alto(
) ed inoltre in questo modo il transitorio, essendo asintotico, non sarebbe durato un
tempo infinito. In questo caso, l'integrale a priori non diverge, essendo
(in cui
presenta effetto body) per cui si pu optare per .
Cerchiamo di capire su quali parametri si pu agire per ridurre .
una caratteristica del dispositivo e non ne si pu variare il valore. Sicuramente si possono manipolare invece le grandezze
, , , ma ci causerebbe un peggioramento delle caratteristiche statiche.
E' conveniente propendere per un incremento di
che per giunta non impone di dover fronteggiare alcun compromesso con le caratteristiche statiche. Queste ultime, infatti, dipendono da
, ma l'aumen-
to di
non pregiudica l'opportunit di agire contemporaneamente anche su
in modo da avere
allo stesso tempo buone prestazioni statiche e dinamiche.
Questo non deve per portarci a credere che non esista un limite alla massima velocit della porta EEMOS.
Esso consiste nel livello d'integrazione poich
e
sono funzioni di
e
(i fattori di
forma della porta dati da
) e quindi le dimensioni della porta aumentano al crescere della velocit ed il
livello d'integrazione peggiora.
In conseguenza di ci la porta EEMOS non viene mai usata a velocit esorbitanti, ma tra quelle finora studiate la porta pi piccola e quindi garantisce la possibilit di realizzare funzioni logiche pi sofisticate su di
un singolo chip.
ZeePpe
30
Consumo di potenza.
La potenza per definizione data dalla somma della potenza dinamica e della potenza statica. La potenza
dinamica di molto inferiore rispetto alla potenza statica poich la porta passa molto pi tempo in condizioni statiche che dinamiche. Possiamo allora omettere il contributo della potenza dinamica.
La potenza statica data dalla media tra la potenza statica consumata quando luscita alta e la potenza
statica consumata quando luscita bassa.
Calcoliamo la potenza assorbita quando luscita alta,
dove
la corrente assorbita
dall'alimentazione quando l'uscita alta. Affinch luscita sia alta lingresso deve essere basso, per ingresso
basso
spento, quindi nella porta non circola corrente. Di conseguenza la
uguale a zero,
quindi quando luscita alta la porta non ha consumo statico di potenza.
Quando l'uscita bassa, l'ingresso sar alto e pari a
(con effetto body), la potenza statica in
questo caso
.
Applicando Kirchhoff si ha che:
Il
Il consumo di potenza tipico delle porte EEMOS relativamente piccolo(circa qualche centinaio di microwatt, due ordini di grandezza pi piccolo rispetto alle porte della tecnologia bipolare) e questo ci d l'opportunit di fare affidamento su di un alto livello d'integrazione.
Una porta veloce richiede un valore elevato di
, ma come si nota dall'uguaglianza precedente ,ci
equivale ad aumentare il consumo di potenza.
Consideriamo ora il prodotto ritardo-consumo della porta:
Nel calcolo di
,
si semplifica e perci si pu dire che il prodotto ritardo consumo non dipende dalla
conducibilit del
. Per ridurre DP si potrebbe pensare di diminuire la tensione d'alimentazione
,
ma ci ha effetti negativi sui margini d'immunit ai disturbi e sullo swing logico.
Conclusioni
L'invertitore EEMOS ha prestazioni deludenti per quanto concerne lo swing(per l'effetto body) ed inoltre se
da un lato consente un eccellente livello d'integrazione, dall'altro una porta molto lenta. Per rendere il diAppunti Circuiti Digitali - Unisa
31
spositivo pi veloce bisogna aumentare
(se si aumenta anche
migliorano inoltre il livello logico basso e la pendenza), ma ci peggiora il consumo di potenza. Per quanto riguarda l'energia necessaria
alla porta per funzionare ( ) si potrebbe pensare di diminuire la tensione d'alimentazione
, ma ci ha
effetti negativi sui margini d'immunit ai disturbi e sullo swing logico.
ESERCIZIO EEMOS
3
3
Da notare che se non si considera leffetto body in questa regione la caratteristica una retta decrescente.
La pendenza di questa retta costante e pari a
5 93
7
ZeePpe
32
Calcoliamo il punto a pendenza -1 derivando la seguente espressione rispetto a :
Imponiamo ora
9 [
9
9
5
5
6
6
3
Si nota che non considerando leffetto body si commette un errore che si aggira intorno al 5
. Non si pu quindi trascurare leffetto body.
Andiamo ora a calcolare la caratteristica di .
Per la caratteristica resta costante e leffetto body ne abbassa solo il valore.
Nella zona in cui il
lavora in pinch off si ha:
5
5
6
6
3
Ora non pi una retta ma una parabola. La pendenza della parabola :
la calcoliamo in
5
3
3
66
5
Si ha sempre il punto angoloso, ma la pendenza minore in modulo. Il punto angoloso ha le stesse
coordinate del caso senza effetto body, quindi restano invariati i valori di e .
Spostiamoci nella regione in cui il
lavora in triodo.
])
In questo caso luscita piccola, quindi si pu non considerare leffetto body commettendo un errore limitato
33
33
Il crescere del livello logico basso non dato dalleffetto body (che abbiamo omesso) ma
dallabbassamento del livello logico alto.
Si ha allora un abbassamento del livello logico alto e un innalzamento del livello logico basso, quindi
a ne risente lo swing logico che passa da un valore di 3 73 a 3 65 .
quindi ora palese che in questa porta non pu essere trascurato leffetto body.
pF
Calcoliamo il time propagation delay che come abbiamo visto pu essere considerato circa uguale
alla met del rise time.
]
6 [5
3
5
335
3
335
( )
)
5
ZeePpe
34
35
La soglia del MOS a svuotamento negativa e di circa -2,-3 volt. Quella del MOS ad arricchimento invece di circa 1 volt.
L'EDMOS costa un po' pi dell'EEMOS a causa dei processi realizzativi aggiuntivi del MOS a svuotamento,
ma il dispendio addizionale accettabile. Un vantaggio dell'EDMOS che la condizione di accensione
sempre verificata dato che vale sempre la relazione
. Ci aspettiamo dunque un livello logico alto migliore di quello della precedente famiglia logica.
Ricordiamo che la relazione che esprime la tensione di soglia :
[
Nel caso del MOS pilota
terizzato da effetto body visto che
, considerato che
.
[
Caratteristica di
Abbiamo dedotto che nella maggior parte dei casi pratici il
pu essere considerato acceso. Non
abbiamo ancora stabilito, per, in quale regione esso operi. Ci occuperemo ora di esaminare il comportamento dei due transistori che costituiscono la porta EDMOS per tutti i valori possibili dell'ingresso ovvero
per
.
in pinch off se
cio se
.
Si stabilisce pertanto che per tutti i valori dell'uscita tali che
(con
quantit negativa), il MOS di carico funziona in regione di saturazione, altrimenti in triodo.
acceso se
, vale a dire se
. Esso inoltre in pinch off se
, quindi se
.
l'equazione di una retta a pendenza unitaria che ha origine in
. Da quanto detto
segue che tutti i punti al di sopra della retta fanno parte della regione di saturazione, quelli sottostanti costituiscono la regione ohmica.
Distinguiamo nel primo quadrante diverse regioni che numeriamo da 1 a 4:
1.
2.
3.
4.
off e
in triodo;
in pinch off e
in triodo;
in pinch off e
in pinch off;
in triodo e
in pinch off;
ZeePpe
36
Regione 1
Quando
pinch off.
Supponiamo per assurdo che il
la correnti:
lavora in triodo o
Quindi:
impossibile che
Questo vuol dire che se
, poich si ha che
e la
spento
lavora in triodo
negativa.
spento e per
l'uscita
rendendola pari a
e facendo spegnere
Regione 2
La caratteristica di
una funzione continua e pertanto, per
, il transistore
potr che operare in regione di triodo. Siamo nella zona del piano in cui vale
si accende e lavora in pinch off.
Appunti Circuiti Digitali - Unisa
non
, quindi il
37
Applichiamo la legge di Kirchhoff della corrente.
Bisogna capire quale segno porre dinanzi alla radice quadrata. Sicuramente il segno del secondo membro
sar lo stesso di quello del primo membro dell'equazione. Siccome siamo sicuri che il termine a sinistra
dell'uguale positivo bisogna scegliere il segno positivo.
che
interviene il fattore
e perci se calcolassimo
noteremo
A questa conclusione si giunge ragionando per ordini di grandezza e seguendo un ragionamento dettato pi
dal buon senso che dalla precisione analitica.
dipende da
e da
quasi un termine lineare). Il primo dei due sotto radice si pu trascurare. Allora
de da
dipen-
questo dispositivo si pu parlare di logica a rapporto. Si direbbe che i requisiti sulla pendenza siano soddisfatti (pendenza di modulo elevato), ma bisogna prestare attenzione anche a parametri meno qualitativi
come i margini di immunit al rumore, senz'altro pi salienti.
Un'altra similitudine con l'EEMOS riguarda le conduttivit. Per ottenere una pendenza soddisfacente occorre rendere
maggiore di
.
Concentriamoci sulle espressioni di
e
:
ZeePpe
38
, abbastanza
bisogna tenere a mente che dipende non solo da e dalla sua radice, ma anche dalla radice di
.
per presenta una dipendenza dai termini lineari intuitivamente maggiore di quella esistente con i termini
sotto radice; in virt di ci possiamo considerare
costante ed uguale al suo massimo valore
,commettendo un errore di lieve entit. da notare per che
NON deve essere approssimata a
altrimenti l'errore sarebbe grossolano. Proprio perch abbiamo trascurato l'influenza di
su rispetto a quella esercitata da vale la relazione:
.
.
]
(
)
)
Regione 3
Quando
ma si tiene conto del fatto che le correnti dei MOS sono esprimibili rispettivamente come
Appunti Circuiti Digitali - Unisa
39
(
)
(
(
(
)
)
[
Si ricordi che non costante, ma dipende dalla
Allora si pu dire che:
Approssimiamo
za costante).
circa 1-2 decimi, la radice di
Questa pendenza pur essendo abbastanza elevata non infinita. L'uguaglianza sopra riportata conferma
che la caratteristica di
dipende da
EDMOS e EEMOS. L'EDMOS migliore perch la pendenza superiore di circa un ordine di grandezza.
La pendenza non un eccellente criterio di qualit della porta e dunque bisogna confrontare i margini per
capire quale tra le due famiglie logiche ha prestazioni pi soddisfacenti.
ZeePpe
40
Regione 4
Ancora una volta si parte dall'equazione:
* (
(
C', come al solito, effetto body, ma vista la maggiore influenza sull'espressione implicita della caratteristica
di
del termine lineare e di quello quadratico
rispetto alla radice di
presente nella relazione
tipica di
, scegliamo di considerare la tensione di soglia costante e di valore
. Si attribuito a
la quantit
a causa del fatto che in questa regione l'uscita bassa.
Calcoliamo il livello logico basso, imponendo che nella precedente relazione
(
Siccome stiamo presupponendo che l'uscita sia quasi nulla, il termine quadratico
venendo cos all'approssimazione:
(
(
(
)
)
Come avveniva con l'EEMOS, la riduzione del livello logico basso richiede un intervento volto a maggiorare
rispetto a
. Un beneficio aggiuntivo di tale provvedimento il miglioramento della pendenza
della caratteristica. Ovviamente non potr mai essere esattamente zero perch ci comporterebbe un
valore di
nullo oppure un
infinito. .Ad ogni modo ci aspettiamo un livello logico basso pi
piccolo di quello dei dispositivi EEMOS perch il livello logico alto pi alto essendo la tensione d'alimentazione stessa.
Calcoliamo il secondo punto a pendenza -1 in maniera analoga a quanto fatto precedentemente.
(
]
[
[
Poniamo
(
(
)]
)]
e
41
Sostituendo
si calcola
di un dispositivo EDMOS.
Prestazioni dinamiche
Nell'analisi delle prestazioni statiche abbiamo omesso di considerare le porte logiche a valle perch sapevamo che a regime stazionario la caratteristica d'ingresso risultava identicamente nulla e perci le porte
collegate non assorbivano corrente dal precedente stadio. In regime dinamico non pi possibile studiare
ciascuna porta isolata dalle altre e bisogna tenere conto dei comportamenti reattivi capacitivi, tipici dei
componenti MOS, in quanto non valgono pi le precedenti considerazioni.
Gli effetti reattivi si possono schematizzare attraverso tre capacit per il
e due per il
:
,
,
,
e
.
Per il teorema di Miller possiamo scomporre
in due componenti:
che pu essere considerata come in ingresso alla porta e
che invece posta in uscita.
Valgono allora le seguenti espressioni per le capacit di ingresso e di uscita:
Rammentiamo che tutte le capacit non sono lineari, dipendono dalla tensione ai loro capi e dunque non sono costanti. Possiamo linearizzarle
considerandole costanti e calcolate alla massima tensione
.
Notiamo immediatamente che dipende soltanto da
mentre
dipende anche da
.
Si pu affermare che
poich
.
tiplicato per un fattore denominato guadagno della porta.
Nel caso resistivo le due componenti reattive dovute al
molnon comZeePpe
42
paiono nell'espressione di
e pertanto intuitivo che l'EDMOS presenta un valore di
che supera quello
dell'NMOS. Tale aumento degli effetti reattivi non preoccupante dal momento che, come a breve denoteremo, le capacit preponderanti sono quelle dovute ai collegamenti delle porte a valle. Naturalmente gi
possibile inferire che un valore pi alto di
e quindi della capacit vista in uscita , si manifesta in una
velocit della porta EDMOS inferiore a quella dell'NMOS.
Vogliamo sintetizzare tutti gli effetti reattivi in un'unica capacit, posta in uscita alla porta: .
Ritardi di propagazione
Per accelerare la porta bisognerebbe ricavare analiticamente
e
,ma per fare ci si necessita della
conoscenza sia di
che di
. Supponiamo per semplificare l'analisi che
sia una funzione ideale fornita da un generatore di tensione che commuta a gradino. L'uscita, a differenza dell'input, non varia
istantaneamente. Calcoliamo allora il fall-time ed il rise-time. Con questa ipotesi esemplificativa stiamo dicendo che il ritardo con cui commuta la porta dovuto solo alla porta stessa e non a ci che accade a monte. Ribadiamo che fare ci giustificato dalle intenzioni di voler solo apprendere come velocizzare la porta
senza alcuna volont di progettare la migliore porta possibile. Ridurre e equivale a rendere minori rispettivamente
e
. Approssimiamo perci il time propagation delay come
Il corrisponde al tempo di scarica del condensatore , mentre al tempo di carica. Siccome il ritardo di
propagazione stato approssimato come media del tempo di salita e di discesa ,lo si pu ridurre velocizzando la carica e la scarica del condensatore.
Ricordiamo che per semplificare i calcoli sovrastimiamo il valore di calcolandolo alla tensione massima
e considerandola costante.
Proviamo a diminuire il tempo di discesa .
misurato quando l'uscita commuta da valore logico alto a basso. Affinch il comportamento dell'uscita
sia quello appena descritto, trattandosi di un invertitore, l'ingresso istantaneamente muta da livello logico
basso ad alto.
Quando
il
spento,il
acceso e lavora in regione di triodo. Nel momento in cui
diventa il
si accende ed il condensatore si scarica attraverso il
. Intuitivamente
maggiore la conducibilit del
e pi rapidamente avviene la scarica, ci si riflette in un tempo di
discesa minore. La conducibilit del
correlata a
quindi possiamo affermare che:
L'aumento di
43
il
Se
si spegne e
diventa per mezzo della carica del condensatore attraverso il
molto conduttivo si carica rapidamente e perci ragionevole sostenere che:
e da
A differenza di quel che si verificava con l'EEMOS in cui il MOS di carico era sempre in pinch off, con l'EDMOS dobbiamo distinguere le
due possibili regioni di funzionamento. Il rise time perci si pu indicare come somma del tempo di salita quando il
in regione di triodo con il tempo di salita quando
invece in regione di saturazione.
ZeePpe
44
con
a
)
,il
)
(
{
Lintegrale allora diventa:
45
[ log(
log
log(
log(
log
]
log(
log
Possiamo ora scrivere lespressione di
*
log
log
(rapporto che
Nella porta EEMOS il MOS di carico sempre in regione di pinch off ed in essa la carica del condensatore
avviene a corrente non costante, che ha dipendenza quadratica da (perch
non nulla come
nell'EDMOS). Nella porta EDMOS ,invece ,la corrente si pu considerare approssimativamente costante
perch diminuisce linearmente al crescere di , visto che
.
Ci ci fa capire che la porta EDMOS senz'altro pi rapida di quella EEMOS.
Consumo di potenza
Calcoliamo la potenza statica.
ZeePpe
46
dove
la corrente assorbita dall'alimentazione quando l'uscita alta.
Quando lingresso basso nel
non circola corrente, quindi possiamo affermare che:
Siamo in regime stazionario, e le porte a valle non assorbono corrente, quindi
tamente
. Segue immedia-
Il
Visto che il transitorio dura meno del periodo in cui la porta a regime
calcolo del consumo di potenza la potenza dinamica.
log
non dipende da
. Per ridurre
si potrebbe pensare di diminuire la tensione d'alimentazione
, ma ci ha effetti negativi sui margini d'immunit ai disturbi e sullo swing logico che subisce un decremento proporzionale.
47
Porta NOR
Consideriamo innanzitutto il caso in cui i
Se gli ingressi
Se
basso e
alto il
spento mentre il
acceso perci si ricrea la stessa situazione circuitale della porta NOT. L'uscita sar per tale motivo bassa.
Se
alto e
basso ci troviamo in una situazione analoga alla precedente solo che questa volta il
acceso mentre il
spento. L'uscita sar ancora bassa.
Uno sguardo pi attento merita la quarta possibile configurazione degli ingressi cio entrambi gli ingressi
alti. In questo caso entrambi i
sono accesi e collegati in parallelo.
La conducibilit equivalente di due transistori paralleli ed uguali fra di loro (
pio della singola conducibilit.
il dop-
ZeePpe
48
Ci implica che il canale diventa largo il doppio. Il livello logico basso dell'EDMOS inversamente proporzionale al rapporto
raddoppiato,
Porta NAND
I transistori driver possono essere anche collegati in serie:
Se
il
ed il
Se invece
e
il
spento ed il
acceso. Essendo i due MOS pilota
in serie se il primo non attraversato da corrente, la stessa cosa varr per il secondo e viceversa. L'uscita
sar pertanto ancora alta.
Se tutti e due gli ingressi sono alti, i due MOS saranno contemporaneamente accesi. La conducibilit equivalente dei due MOS in serie la met di quella del singolo transistore.
Appunti Circuiti Digitali - Unisa
49
2
collegati in serie
Ci indice del fatto che la lunghezza del canale raddoppia ed il fattore di forma
livello logico basso inversamente proporzionale al rapporto
si dimezza. Il
e perci al dimezzarsi di
e
2
ovvero se
poich
:
2
2
Se in serie avessimo 10
quello in cima, quindi, avrebbe un ingresso a cui si sottrae 9 volte la tensione tra Source e Drain degli altri nella cascata. La tensione di soglia, inoltre, aumenterebbe di una quantit pari a 9 tensioni tra i terminali di Drain e Source. Da ci segue che anche se l'ingresso fosse alto il MOS in
cima non si accenderebbe provocando un' uscita alta anzich bassa. Si avrebbe un funzionamento scorretto
della porta.
Nelle logiche EDMOS si cerca di utilizzare solo porte NOR. Le NAND si usano solo quando indispensabile e
con un fan in che raggiunge un massimo di 3.
ZeePpe
50
Per ottenere una AND o una OR basta far seguire alla NAND o alla NOR una porta NOT.
Se si vuole realizzare qualche funzione logica pi complessa non si usano per il progetto le mappe di Karnaugh, ma si cerca di ragionare con i circuiti.
Riportiamo un esempio considerando il circuito in figura.
illustrata una porta con un collegamento in parallelo di
due coppie di transistori in serie (il massimo fan in rispettato perch il numero di componenti in serie minore di 3).
Per avere uscita logica bassa devono essere accesi
e
oppure
.
Con soli cinque componenti abbiamo creato una
AOI(and/or/inverter).
Se avessimo voluto realizzare questa funzione logica attraverso la composizione delle porte NAND NOT e NOR ci
sarebbero volute 6 porte: 2 NAND seguite da 2 NOT, una
NOR ed una NOT per la negazione. Il totale di componenti
da utilizzare, secondo l'indicazione delle mappe di Karnaugh, sarebbe maggiore di 5. Noi ne abbiamo usati solo
5 mettendo mano al circuito piuttosto che ricorrere alle
mappe di Karnaugh.
Le mappe di Karnaugh sono una tecnica deterministica
per ottenere una funzione logica, ma non sono efficienti
quanto un'analisi accurata dei circuiti.
Porta XNOR
51
In una porta XNOR l'uscita bassa quando uno solo degli ingressi alto.
Il Gate di
collegato al Source di
ed il Gate di
collegato al Source di
Se
tutti e due i MOS hanno ingresso nullo e quindi sono spenti. L'uscita sar allora alta.
Se
si verifica che
spento poich
sto caso:
essendo
negativo e
2
Il
ed circa uguale a
. Scriviamo per che l'uscita perch supponiamo che il fattore di forma complessivo del driver sia il doppio di quello di un singolo transistore; ricordando l'inversa proporzionalit tra e
se
raddoppia
Questa volta il
si dimezza.
e
si ottiene che:
e
spento.
ZeePpe
52
Il semiconduttore drogato di tipo P mentre si possono individuare le due regioni di Source e Drain in cui si
concentra la carica negativa e che sono quindi fortemente drogate di tipo N. Tra Source e Drain posto il
canale adibito al passaggio di corrente, il quale per non possibile realizzare tramite la sola polarizzazione.
La corrente, determinata in questo caso da portatori di carica negativi, circola soltanto se al terminale di
Gate applicata una tensione positiva, maggiore di una certa soglia, e se tra Source e Drain vi un generatore di tensione.
Nel PMOS, invece, la carica rappresentata dalle lacune che, pi precisamente, sono da intendersi come
privazione di elettroni. Il silicio in questo caso drogato di tipo N mentre le regioni di Source e Drain sono
fortemente drogate di tipo P. Per far circolare corrente nel canale bisogna innanzitutto causare la polarizzazione attraverso l'applicazione di un potenziale negativo (inferiore ad una certa soglia logica, anch'essa
negativa) al terminale di Gate. Successivamente il secondo passaggio consiste nel collegamento di un generatore di tensione tra Source e Drain per mobilitare le lacune.
Anche nell'EDMOS il MOS di carico, che era a svuotamento, aveva una tensione di soglia negativa; c' da
dire per che i portatori di carica erano degli elettroni,
doveva essere maggiore della soglia per avere
corrente ed inoltre per aumentare la quantit di carica nel canale era
necessario incrementare il valore del
53
La formazione del canale. Una diminuzione della
al di sotto della soglia causava lo svuotamento del canale, che era precostituito attraverso l'impiantazione ionica.
Il MOS a canale P ha una tensione negativa sia come
che come soglia e per avere carica nel canale bisogna impostare la tensione
ad un valore minore della soglia. Tanto pi piccola la differenza di potenziale tra Source e Gate rispetto alla tensione di soglia e pi il canale arricchito di cariche.
Ovviamente la prima differenza intuitiva da cogliere tra PMOS e NMOS sta nel verso della corrente visto
che nel primo caso essa determinata da lacune e nel secondo da elettroni. Nel NMOS la corrente uscente dal Source mentre nel PMOS entrante.
Bisogna notare che esiste una certa simmetria tra NMOS e PMOS.
importante evidenziare che gli indici di conducibilit
tivi NMOS e PMOS con stesso fattore di forma:
Ci dovuto al fatto che gli elettroni sono delle cariche vere e proprie, di segno negativo, che si muovono
nella zona pi esterna dell'atomo. Le lacune, invece, sono un modello fisico cio simboleggiano una mancanza di elettroni in un legame covalente il loro spostamento pi lento di quello che si avrebbe in caso di
mobilitazione di carica reale.
In figura riportato lo schema circuitale del transistore CMOS. L'acronimo sta per MOS complementare
visto che si basa sul collegamento di un NMOS con un PMOS.
Per fare in modo che circoli corrente, le due correnti di Drain del
PMOS e dell'NMOS devono avere lo stesso verso. Nel MOS di tipo
N la corrente circola dal Drain al Source, in quello di tipo P dal
Source al Drain. Per orientarle nello stesso verso si pone il Drain
del PMOS in corrispondenza di quello dell'NMOS ed il Source in alto, come mostrato nella figura.
Il Gate del PMOS deve essere collegato a quello del NMOS. Se lo
collegassimo al Source cortocircuitandolo, si avrebbe che
non sarebbe rispettata la condizione per l'accensione e il PMOS sarebbe sempre spento. Se, viceversa, collegassimo il Gate del PMOS
al Drain otterremmo che
ed il MOS avrebbe esattamente lo stesso problema di prima.
Siccome l'ingresso applicato ad entrambi i transistori, il PMOS
non da considerarsi un carico.
L'NMOS la rete di pull down perch attraverso esso il condensatore si scarica, il PMOS la rete di pull up perch per mezzo di esso il condensatore si carica. C' una
forte simmetria tra PMOS e NMOS: il Gate di tutti e due riceve l'ingresso, il Drain di entrambi collegato
all'uscita ed i Source sono collegati rispettivamente alla tensione d'alimentazione pi alta ed a quella pi
bassa.
Mentre l'NMOS acceso quando l'ingresso alto ed spento quando basso, il PMOS ha un comportaZeePpe
54
mento speculare: spento quando l'ingresso alto ed acceso quando basso.
Il comportamento molto simile a quello di un invertitore ideale in cui compaiono due interruttori, pilotati
dall'ingresso, uno che si chiude quando alta e l'altro quando bassa. Questa struttura, quindi, si avvicina meglio di tutte le altre all'idealit.
Per avere cariche negative nel canale, il body del transistore NMOS deve essere posto alla tensione pi bassa del circuito ( ). Per arricchire, invece, il canale del transistore PMOS di lacune, il body deve essere collegato alla tensione pi alta del circuito (
).
Ricordiamo che si ha effetto body solo se
diverso da 0. Nel MOS a canale N
, nel MOS a canale
P
In ambedue i transistori non c' effetto body .Questo un altro grande vantaggio
di questo dispositivo.
Ci aspettiamo le caratteristiche pi vicine a quelle ideali.
Il circuito topologicamente simmetrico. Se anche i MOS fossero simmetrici lo sarebbero anche le corrispettive caratteristiche di
ed i margini d'immunit ai rumori sarebbero uguali(
). Nei precedenti dispositivi, invece, la caratteristica di
era spostata verso sinistra ed il margine basso era pi piccolo di
quello alto. Ci indicava che il livello logico basso era pi sensibile al rumore di quello alto. La simmetria
dunque un criterio di qualit molto importante. Rendere i due MOS uguali equivale a dotarli della stessa
conducibilit (
).
Considerato che
,
solo se
in modo da compensare la differenza tra le mobilit dei due MOS con i fattori di forma.
Se i due dispositivi sono perfettamente complementari, nel senso sopra indicato, si realizza l'FCMOS (full
complementary MOS). L'ottenimento dell'FCMOS avviene mediante una riduzione del livello d'integrazione,
visto che, per rendere i due transistori completamente simmetrici, si agisce sui fattori di forma.
Caratteristica di
La caratteristica di
interamente contenuta nel primo quadrante per il teorema della
non amplificazione (non possibile avere
tensioni minori della minima tensione d'alimentazione e maggiori della massima tensione d'alimentazione).
Individuiamo le varie aree di lavoro tenendo
conto che:
NMOS acceso se
, cio se
NMOS in p.o. se
, cio
NMOS in triodo se
ossia se
PMOS acceso se
, cio se
con
PMOS in p.o. se
, cio se
PMOS in triodo se
ossia se
Le correnti di Gate del PMOS e del NMOS sono nulle a regime per ogni valore di
55
Per questo motivo possiamo semplificare le formule assumendo
il che non possibile visto che per ipotesi stiamo lavorando nella regione
ovvio allora che siamo in regione di triodo.
*
Possiamo da questa equazione ricavare il livello logico alto. Risolvendo lequazione si nota subito che
ricordando che
ZeePpe
56
Il livello logico alto la tensione d'alimentazione.
Ingresso compreso tra
Sostituendo le espressioni per le correnti dei dispositivi considerando la loro regione di funzionamento:
*
Considerando che
ed imponendo
57
Risolviamo rispetto a
(
ed allora
)
nella forma:
Sostituendo nell'equazione caratteristica e ricordando di ricondurre tutte le soglie allo stesso termine si calcola
.
8
8
3
7
La
si perviene a:
In questa zona, come accadeva nell'EDMOS quando i due MOS operavano in pinch-off, sembra che la pendenza sia infinita. Con l'EDMOS siamo giunti per alla conclusione che non si poteva accettare questo risultato a causa dell'effetto body non trascurabile. In
questa situazione nessuno dei transistori soffre di
effetto body comunque non possiamo considerare
veritiera l'affermazione precedente. Siamo di
fronte ad un limite lampante del modello approssimato a cui ci siamo finora riferiti. Al lato tracciato l'insieme delle curve relative alla corrente di
Drain in funzione della tensione
e
. Sembra, ad uno sguardo poco attento, che in regione
di saturazione le curve siano orizzontali, ma ci
non vero a causa dell'effetto di modulazione del
canale.
In realt il valore della corrente del dispositivo in pinch-off :
allora presente una lieve pendenza della caratteristica che non abbiamo mai considerato. Ora non pi
ZeePpe
58
possibile trascurare leffetto della modulazione del canale, scegliamo comunque di non tenere conto del
fatto che le caratteristiche non sono perfettamente orizzontali ma ci limitiamo a ritenere la pendenza non
infinita ma elevata in modulo senza calcolarla.
Risolviamo l'equazione precedente rispetto a per calcolare la tensione di soglia
. La tensione di soglia
il valore dell'ingresso che si ripresenta cos com' in uscita. Si pu dimostrare che
quando PMOS
e NMOS sono entrambi in regione di saturazione.
e
perch il MOS a canale N acceso. La quantit al secondo membro positiva, ma quella al primo negativa perci per far valere l'uguaglianza dobbiamo scegliere il segno meno davanti alla radice al primo membro.
sostituiamo
)
(
La tensione di soglia proprio quella ideale, cio la met del livello logico alto.
Se
Dimostriamolo:
Se
maggiore di
membro cio
Si considera la relazione
e si sostituisce
59
considerando
*(
Sostituendo la relazione sopra riportata nell'equazione caratteristica tipica di questa regione, si calcola
.
Considerando un FCMOS in cui
si giunge al risultato riportato in seguito:
8
8
Ricordiamo i valori di
3
7
Ci aspettiamo che i margini d'immunit ai disturbi, inferiore e superiore, siano uguali. Dimostriamolo:
ZeePpe
60
7
8
8
Il livello logico basso proprio la minima tensione d'alimentazione ovvero 0 V. Questo miglioramento sostanzioso rispetto alla logica a rapporto in cui
(tensione residua) perch visto che
, lo
swing logico pieno.
Abbiamo conseguito un guadagno di 0,1 volt sullo swing senza imporre alcun compromesso con il livello
d'integrazione. Con l'EDMOS, invece, un abbassamento della tensione residua comportava un'azione accrescitiva del rapporto
, con un conseguente aumento del fattore di forma del driver rispetto a quello
del load.
Abbiamo precedentemente notato che l'uso di un FCMOS ci garantiva una caratteristica simmetrica e dei
margini d'immunit ai disturbi fra loro uguali, il tutto a discapito del livello d'integrazione. Per rendere i due
MOS (quello a canale N e quello a canale P) uguali bisognava infatti occupare pi spazio sul chip per compensare la differenza di conducibilit. Sorge spontaneo un quesito inerente alla convenienza di una tale
scelta. Come si pu dimostrare analiticamente, riferendosi ad un caso reale, se si adotta un FCMOS si guadagna, rispetto al CMOS, solo il 12% in termini di , ma si occupa il 50% di spazio in pi sul chip con un
drastico ed inaccettabile calo del livello d'integrazione.
Nella quotidianit pertanto il CMOS viene utilizzato senza imporre la simmetria tra i due transistori.
Per quanto riguarda la velocit delle porte, la CMOS per il 50% pi lento rispetto all'FCMOS.
Anche se non si fa uso di un MOS pienamente complementare si ottiene un margine d'immunit basso che
circa il triplo di quello dell'EDMOS. Questa semplice considerazione mette in luce la superiorit del CMOS
a livello prestazionale in confronto alle famiglie logiche precedentemente trattate.
Rispetto all'EDMOS, il CMOS che costituito da un MOS a canale P e da uno a canale N, occupa il 10-15% di
spazio in pi sul chip di silicio, a parit di fattori di forma, a causa
dell'isolamento elettrico necessario tra i due transistori. L'EDMOS
prevedeva che per migliorare le caratteristiche statiche si agisse sul
rapporto
ci comportava una relazione tra i fattori di forma dei due MOS del
tipo
9
.
Se il CMOS ha un rapporto tra i fattori di forma unitario, se indichiamo l'unit di misura con un quadratino, per realizzarlo sono necessari due quadratini, uno per il PMOS
e l'altro per l' NMOS. L'EDMOS ha invece un rapporto tra i fattori di forma pari a 9. Supponiamo che
3e
3 ci significa che, usando sempre un quadratino per indicare l'unit di misura,
Appunti Circuiti Digitali - Unisa
61
ci vogliono 6 quadratini per realizzare il dispositivo, 3 per il MOS driver e 3 per il MOS pilota.
Da ci si deduce che per avere prestazioni statiche soddisfacenti, con un minore livello d'integrazione bisogna optare per il CMOS. Se infatti ponessimo a paragone un CMOS ed un EDMOS con lo stesso rapporto tra
le conducibilit dei transistori, l'EDMOS occuperebbe meno spazio, ma le prestazioni statiche sarebbero
pessime. Viceversa se migliorassimo le prestazioni statiche dell'EDMOS aumentando il rapporto
si
In tal modo
tensione di soglia si aggira intorno a 1 volt e quindi per rendere la caratteristica prossima a quella ideale bisognerebbe avere una tensione d'alimentazione di 2 volt. Conviene ridurre il valore di
piuttosto che
aumentare la tensione di soglia perch in quest'ultimo caso si avrebbe, come controindicazione, un dispositivo, a parit di
, meno conduttivo; la conducibilit
assumerebbe un valore minore.
Per rendere la caratteristica quasi ideale sufficiente che
miglia logica.
Il criterio di qualit pi importante non lo swing che molto penalizzato dalla riduzione di
, bens il
margine d'immunit ai disturbi che stabilisce in che condizioni i livelli logici possono essere confusi l'uno
con l'altro per effetto dei rumori, in questo caso il margine di immunit ai disturbi non fortemente penalizzato.
ZeePpe
62
63
Prestazioni Dinamiche
Nell'analisi delle prestazioni statiche abbiamo omesso di considerare le porte logiche a valle perch sapevamo che a regime stazionario la caratteristica d'ingresso risultava identicamente nulla e perci le porte
collegate non assorbivano corrente dal precedente stadio. In regime dinamico non pi possibile studiare
ciascuna porta isolata dalle altre e bisogna tenere conto dei comportamenti reattivi capacitivi, tipici dei
componenti MOS, in quanto non valgono pi le precedenti considerazioni. Bisogna inoltre sottolineare,
come gi fatto in precedenza, che il fan out non influisce sulle caratteristiche statiche ma inficia notevolmente le caratteristiche dinamiche.
Gli effetti reattivi si possono schematizzare attraverso tre capacit per il PMOS e tre per l'NMOS :
,
,
,
,
,
Vogliamo sintetizzare tutti gli effetti reattivi in un'unica capacit, posta in uscita alla porta: .
Pe il teorema di Miller scomponiamo le capacit collegate ai terminali d'ingresso e d'uscita
somma di due componenti una posta in ingresso e una in uscita:
nella
Rammentiamo che tutte le capacit non sono lineari, dipendono dalla tensione ai loro capi e dunque non
sono costanti.
Siccome concorrono alla capacit
pi capacit rispetto a quelle presenti nell'EDMOS gli effetti reattivi si
fanno sentire maggiormente. Le capacit preponderanti, per, sono quelle dovute ai collegamenti delle
porte a valle. Anche maggiore della capacit calcolata per l'EDMOS dato che compaiono dei termini,
dovuti al PMOS, che nella precedente famiglia logica non c'erano. Naturalmente gi possibile inferire che
un valore pi alto di
e quindi della capacit vista in uscita , si manifesta in una velocit della porta
CMOS inferiore a quella dell'EDMOS.
Ai terminali di uscita della porta logica sono collegate le capacit parallele ciascuna relativa all'ingresso di
ZeePpe
64
una porte a valle. Non ci resta che calcolare al fine di tenere conto anche di tali comportamenti reattivi, la
capacit all'ingresso di una singola porta logica.
Al calcolo di contribuiscono pertanto le capacit ai terminali d'uscita, le capacit ai terminali di ingresso delle porte a valle e la capacit di linea.
palese che non si pu pensare di agire sulle prestazioni manipolando
che sintetizza tutti i comportamenti reattivi perch, per diminuire e velocizzare la carica e la scarica del condensatore, si potrebbe soltanto diminuire il numero di porte collegate a valle e ci non avrebbe alcun senso.
, come gi sottolineato, non lineare ed una funzione crescente di . Possiamo per per rendere pi
facile operare su questa quantit, sovrastimarne il valore ponendo
e riferirci a
come ad una capacit costante.
Ritardo di propagazione
Il
definito come la media tra
e
, ma, come pi volte abbiamo fatto notare, per i nostri scopi
possibile considerarlo come la media tra il rise-time e fall-time. Con questa approssimazione possiamo
considerare lingresso della porta come un ingresso ideale.
65
ATTENZIONE: Abbiamo potuto affermare che al variare istantaneo dell'ingresso, il MOS si accendesse e
spegnesse altrettanto istantaneamente perch tutti gli effetti reattivi sono stati concentrati nella capacit
d'uscita .
Se
, la quale una relazione tipica del CMOS, il rise-time solo un po pi grande del fall-time e
quest'ultimo non si pu trascurare, a differenza di come avevamo fatto per le altre famiglie logiche.
Nel caso in cui il MOS sia pienamente complementare (
) i tempi di salita e di discesa sono addirittura uguali, il che non ci stupisce data la simmetria del circuito.
Quanto detto ci porta a concludere che dobbiamo valutare sia il tempo di salita che quello di discesa per
stimare correttamente il time propagation delay.
Sottolineiamo che
una quantit costante e quindi indipendente da
siccome il PMOS, esattamente
come l'NMOS, non soffre di effetto body. Pur non essendoci effetto body, come nel caso dell'EDMOS, ci riZeePpe
66
sulta dalla relazione
costante. Naturalmente sappiamo che non vero che man mano che la tensione ai capi del condensatore
aumenta, l'intensit di corrente diminuisce fino a diventare nulla a regime. Il motivo di questo sorprendente risultato l'approssimazione compiuta nel momento in cui abbiamo trascurato l'effetto di modulazione
del canale a causa del quale, in regione di pinch off, le caratteristiche corrente-tensione non erano perfettamente orizzontali. Con l'EDMOS la causa a cui avevamo imputato il fatto che la corrente, dall'analisi condotta, sembrava essere costante era l'effetto body sebbene ci fosse anche l'effetto di modulazione del canale. Quest'ultimo non era stato tirato in causa perch aveva molto meno influenza, sulla dipendenza della
corrente dalla tensione di uscita, rispetto all'effetto body.
Quando
arriva a
il transistore smette di lavorare in pinch off e comincia ad operare in triodo.
Conduciamo ora l'analisi del tempo di salita in questa seconda fase.
Partiamo nuovamente dall'equazione:
Il condensatore, quando il PMOS in triodo, si carica con una corrente che dipende da
e che quindi non
risulta pi, almeno analiticamente parlando, costante. Ci ci fa capire che la carica del condensatore in questa seconda fase pi lenta che in quella precedente.
67
(
*
(
(
(
(
)+
)+
)
Le grandezze su cui potremmo agire per ridurre il tempo di carica del condensatore sono:
,
, ,
. La scelta pi conveniente naturalmente
che deve essere
reso quanto pi grande possibile.
L'aumento di
ovviamente si manifesta in un fattore di forma maggiore con una conseguente diminuzione del livello d'integrazione.
Mentre le caratteristica statiche sono indipendenti dal fattore di forma, quelle dinamiche no.
68
L'NMOS in pinch off se
cio se
Inizialmente, essendo l'uscita alta(
Applichiamo Kirchhoff al solito nodo ed otteniamo:
.
), il MOS a canale N in pinch off.
Quando
il transistore smette di lavorare in pinch off e comincia ad operare in triodo. Conduciamo ora l'analisi del tempo di discesa in questa seconda fase.
Il condensatore, quando l'NMOS in triodo, si carica con una corrente che dipende da
e che quindi non
risulta pi quasi costante. Ci ci fa capire che la carica del condensatore in questa seconda fase pi lenta che in quella precedente.
69
log (
log (
*log (
)+
log (
*log (
log (
)+
log (
)+
log (
Si percepisce una certa simmetria tra il tempo di salita e quello di discesa, tali tempi si eguagliano se si utilizza un FCMOS in cui
e
distano della stessa quantit rispettivamente da V
e cio dal livello
logico alto e basso.
Possiamo ora calcolare
log (
Per ridurre
si sceglie di lavorare su
Se il dispositivo un CMOS
Se invece il dispositivo un FCMOS
5
In ambo i casi si migliora un solo fattore di forma e ci ha effetti anche sull'altro. Esiste pertanto solo un
modo per fissare i fattori di forma.
Ci troviamo dunque di fronte ad un compromesso: o la porta logica veloce, ma ingombrante oppure lenta, ma pi piccola.
A parit di fattori di forma, come dimostreremo con un esempio numerico, il CMOS pi veloce dell'EDMOS.
Esiste naturalmente un limite alla massima velocit del CMOS rappresentato dalle dimensioni del transistore. Se la dimensione eccede certi limiti per avere una maggiore velocit ed un pi proficuo livello d'integrazione si sceglie di ricorrere, nell'implementazione delle porte, ad un transistore in tecnologia bipolare.
ZeePpe
70
Consumo di potenza
Ricordiamo che la potenza definita come:
Calcoliamo
considerando che:
dove
la corrente assorbita dall'alimentazione quando l'uscita alta.
Quando l'uscita alta, l'ingresso basso. Il PMOS acceso mentre l'NMOS spento. Applicando Kirchhoff
al nodo da cui si preleva l'uscita si perviene a
Quando l'uscita alta la porta logica non ha consumo statico di potenza.
dove
la corrente assorbita dall'alimentazione quando l'uscita bassa.
Se l'uscita bassa, l'ingresso sar alto e pari a
. L'NMOS sar acceso ed in triodo mentre il PMOS sar
spento e si comporter come un aperto. Si avr allora che:
quindi
Questa porta ha solo consumo di potenza dinamico e dal momento che maggiore il tempo in cui la porta
a regime di quello in cui commuta, tale consumo molto ridotto.
La famiglia logica CMOS l'unica ad avere un tale comportamento. Ci dovuto al fatto che la famiglia logica CMOS realizza quasi la condizione ideale in cui compaiono due interruttori che non sono mai chiusi o
aperti contemporaneamente.
Focalizziamo ora l'attenzione sulla potenza dinamica esprimibile come:
Siccome queste che sono state presentate sono logiche combinatorie e non si basano su di un clock, la
una frequenza di lavoro calcolata statisticamente.
Il massimo consumo di potenza si verifica quando la porta lavora a frequenza massima. La massima frequenza l'inverso del time propagation delay. Chi realizza i dispositivi pu rendere piccole le capacit interne in modo da ridurre e migliorare le prestazioni.
Possiamo agire, per limitare il consumo di potenza, su
, diminuendolo. Lo swing peggiora, ma linearmente, mentre il consumo di potenza diminuisce quadraticamente. Tale considerazione ci porta ad accettare una lieve riduzione dello swing in cambio di un gran risparmio di potenza.
Mentre il ritardo di propagazione dipende dal fattore di forma , lo stesso non vale per il consumo di potenza.
Consideriamo ora il prodotto ritardo-consumo della porta che rappresenta l'energia necessaria al dispositivo per funzionare.
Nell'espressione del prodotto ritardo-consumo la conducibilit non si elide, non c' dipendenza da
.
Da ci e da quanto detto prima si potrebbe dedurre erroneamente che si pu avere una porta arbitrariamente veloce, senza dover aumentare il consumo. In realt ci non vero perch considerando
, se
si incrementa la conducibilit e quindi , si mette in atto un'azione accrescitiva della larghezza del canale.
La superficie metallizzata del Gate aumenta della stessa quantit. Ricordiamo che la capacit di un condensatore a facce piane e parallele pari a
71
Conclusioni
Abbiamo visto che, a parit di fattori di forma, il CMOS occupa il 50% di spazio in pi in confronto all'EDMOS per l'isolamento elettrico tra PMOS ed NMOS, ma pi veloce.
Il CMOS ha tutto sommato caratteristiche statiche e dinamiche superiori a quelle dell'EDMOS, ma quando
fondamentale assicurarsi un alto livello d'integrazione, nelle espansioni logiche, si propende per l'EDMOS.
Per aumentare il fan in delle NAND e delle NOR implementate in logica CMOS bisogna replicare non soltanto gli NMOS, ma anche i PMOS, mentre le realizzazioni in EDMOS prevedono che si agisca solo sui
.
Il CMOS si usa dunque solo per le porte general purpose, mentre per quelle con numero d'ingressi alto si
propende per la famiglia logica EDMOS.
Le tabelle sottostanti contengono i valori numerici delle principali grandezze in gioco nel caso di un dispositivo reale ed un confronto tra alcuni criteri di qualit dell'EDMOS,CMOS e FCMOS.
EDMOS
CMOS
FCMOS
5
5
EDMOS
Pendenza
Margine dimmunit
ai disturbi
Tensione di soglia
logica
Fall-time Pinch off
Fall-time Triodo
Fall-time
Rise-time Pinch off
Rise-time Triodo
Rise-time
Time propagation
delay
5
5
87
88
577
5
73
6 3
6 3
CMOS
Molto elevata e indipendente dai fattori di forma
5
5
795
678
5
3
7
76
76
5
75
5
75
5
3 8
6 6
FCMOS
Molto elevata e indipendente dai fattori di forma
5 83
9
9 999
5
9 9
7 8
5 93
7 8
5 93
5 93
ZeePpe
72
Consumo di potenza
Livello dintegrazione
Prodotto
ritardo/consumo
Costi
sembra che
l'FCMOS sia pi lento dell'
EDMOS, ma bisogna considerare che quest'ultimo ha fattori di forma superiori. A parit
di fattori di forma l'FCMOS
circa 7 volte pi veloce
dellEDMOS ed ammonta a
meno di 1 ns
Buono
6
alto
5
Medio a causa del processo di
impiantazione ionica
7 5
73
ESERCIZIO FCMOS CMOS
5
5
FCMOS
5
75
CMOS
678
795
Calcoliamo il :
log (
Calcoliamo ora
6 75
log (
)
7
5
7 8
5 93
5
6
6
6
6 75
log (
)
7
5
7 8
5 93
log (
6
6
6 73
log (
)
7
678
6 6
5 83
ZeePpe
74
Calcoliamo ora
5
6
5
5
(
)
6 795
log (
)
7
5
FCMOS:
68
5 93
5
68
CMOS:
9 65
5
Vediamo che il CMOS consuma quasi la met della potenza del FCMOS
7 5
75
temporaneamente produrrebbero una corrente talmente elevata da poter essere assimilati ad un aperto. Il
circuito si brucerebbe.
Se gli ingressi
e
sono entrambi bassi i due PMOS saranno accesi, mentre i due NMOS saranno spenti
e l'uscita sar alta.
Se uno solo degli ingressi alto sono accesi un PMOS e un NMOS. Visto che i due PMOS sono in serie, sufficiente che uno dei due sia spento affinch non ci sia conduzione perci l'uscita bassa.
Quando gli ingressi sono entrambi alti solo i due MOS a canale N sono conduttivi e perci l'uscita bassa.
ZeePpe
76
La porta realizzata una NOR.
Sembrerebbe che il secondo PMOS della NOR, quando la serie conduce, soffra di effetto body dato
che il Source non al potenziale
bens a
.
Se i due PMOS sono accesi ed in tal caso sono in triodo, ambo gli NMOS sono spenti. La corrente
e perci:
* (
Non c' perci effetto body, ma ci valido SOLO a regime, non durante i transitori.
I transistori NMOS possono essere anche collegati in serie, mentre quelli PMOS sono collegati in parallelo.
Se gli ingressi sono entrambi bassi i due PMOS sono accesi, al contrario gli NMOS sono spenti, quindi l'uscita alta.
Se uno solo dei due ingressi alto sono accesi un PMOS ed un NMOS e l'uscita sar pertanto ancora alta
poich la serie degli NMOS non conduce mentre il parallelo dei PMOS si.
Se tutti e due gli ingressi sono alti, i due PMOS saranno contemporaneamente spenti mentre gli NMOS saranno ambedue accesi. L'uscita allora sar bassa.
La porta implementata una NAND.
Con le porte in logica EDMOS i collegamenti in serie comportavano dei problemi di caduta di tensione, in
questo caso, invece, quando gli NMOS (nella NAND) ed i PMOS (nella NOR) sono in serie e tutti accesi, la
corrente che scorre nulla perch i transistori collegati in parallelo sono spenti e la corrente assorbita dalle
porte a valle, a regime, zero. Non si presentano pertanto effetti indesiderati.
A prima vista sembrerebbe che il primo NMOS della serie, facente parte della porta NAND, soffra di effetto
body quando l'altro NMOS acceso perch
. In realt sia quando almeno un MOS della serie spento, sia quando tutti e due gli NMOS sono accesi (dato che i due PMOS sono in contemporanea
spenti), la corrente nulla e l'effetto body ininfluente.
I MOS della serie, quando sono accesi lavorano in triodo (dato che l'ingresso
).
Appunti Circuiti Digitali - Unisa
77
* (
Quindi il Source dellNMOS A [ allo stesso potenziale del Body, non c' effetto body, ma ci vale SOLO a regime, non durante il transitorio.
Sia nel caso della porta NOR che in quello della NAND, per rendere il fan in maggiore di due basta aumentare, nei collegamenti illustrati, il numero di NMOS e di PMOS.
Dal punto di vista stazionario, la porta NAND e la NOR si comportano allo stesso modo. I dispositivi si differenziano per per quanto riguarda il regime dinamico.
Il fall-time della NOR dato dalla scarica del condensatore. L'uscita della NOR il livello logico basso se almeno uno dei due transistori NMOS acceso. In tal caso la serie dei PMOS non conduce ed il condensatore
si scarica attraverso l'unico NMOS acceso. Il tempo di scarica inversamente proporzionale alla conducibilit dell'NMOS. Dato che il
della porta NOR uguale a quello della porta NOT si deduce che :
Questo il caso peggiore, che opportuno considerare. Il caso migliore quello in cui entrambi gli NMOS
sono accesi. In questo caso come se avessimo due canali uguali collegati in parallelo, e quindi come se
avessimo un canale largo il doppio. Di conseguenza, raddoppiando la conducibilit del canale N si dimezza il
tempo di discesa e:
Il rise-time della NOR dato dal tempo di carica del condensatore. L'uscita della NOR il livello logico alto
se tutti e due i transistori NMOS sono spenti. In tal caso la serie dei PMOS conduce. Essendo entrambi accesi la conducibilit della serie la met della conducibilit del singolo dispositivo poich come se si avesse
un canale lungo il doppio. Il tempo di carica, che inversamente proporzionale alla conducibilit del canale,
raddoppiato rispetto a quello della NOT:
Facendo lo stesso ragionamento per la porta NAND, considerando che questa volta gli NMOS sono in serie
e i PMOS in parallelo otteniamo che:
A questo punto ci chiediamo se convenga raddoppiare il fall-time (nel caso della NAND) oppure il rise-time
(con la NOR). Se la porta in logica FCMOS
e
. La conseguenza di ci che il tempo di
salita e di discesa sono uguali fra di loro. In questa situazione la scelta della porta logica da usare del tutto
indifferente. Se, invece, si opta per un CMOS,
e
. Il tempo di salita sar allora circa il
doppio di quello di discesa. Se raddoppiassimo il tempo di salita (il che equivale a fare uso di una porta NOR
realizzata in CMOS), quest'ultimo risulterebbe quattro volte pi grande del fall-time ed il
sarebbe all'incirca
In alternativa, la duplicazione del tempo di discesa lo renderebbe uguale a quello di salita, riducendo il riZeePpe
78
tardo di propagazione, rispetto alla precedente scelta, ed accelerando dunque la porta. Concludiamo perci
che conviene pi usare una porta NAND in logica CMOS che una porta NOR, contrariamente a quanto visto
nelle logiche a rapporto.
La NAND realizzata con transistori CMOS migliore della NAND implementata con dispositivi EDMOS perch crea problemi relativi alle prestazioni dinamiche, ma non a quelle statiche. La NAND in logica EDMOS
invece comporta anche un aumento del livello logico basso dipendente dal numero degli ingressi, a meno
che non si aumenti il fattore di forma dei driver.
Anche con i CMOS utile e pi efficace lavorare direttamente sui circuiti senza affidarsi alle mappe di Karnaugh perch un'analisi incentrata solo su di esse porterebbe ad una ridondanza nei componenti assemblati per la realizzazione delle funzioni logiche.
Trattiamo due esempi sulla base dell'affermazione appena fatta:
Si nota che il circuito contraddistinto da una certa simmetria: ad un collegamento in parallelo di un PMOS con una serie di PMOS si fa corrispondere un
collegamento in cascata di un NMOS con il parallelo di due NMOS. Tale simmetria fondamentale per il funzionamento del circuito.
Studiamo il comportamento del circuito basandoci sul complesso degli NMOS
e poi concentrandoci sui PMOS.
L'uscita bassa se acceso l'NMOS A e se acceso almeno uno dei due MOS
in parallelo. Un NMOS acceso se lingresso ad esso collegato alto. Vale pertanto la relazione:
79
canale N.
L'uscita bassa se il complesso degli NMOS conduce oppure se il collegamento dei PMOS non conduttivo.
La funzione logica che tale circuito :
Transmission Gate
Il transmission gate un interruttore prodotto tramite il collegamento di un NMOS con un PMOS. Il Source
ed il Drain del MOS a canale N sono posti in corrispondenza, rispettivamente, del Source e del Drain del
MOS a canale P.
L'ingresso posto sul Source e l'uscita sul Drain, ai gate del PMOS e dell'NMOS sono applicati i potenziali
e , che sono relativi all'alimentazione.
Per comportarsi come un interruttore deve verificarsi che:
1. Se
allora
(qualunque sia l'ingresso) cio il
transmission gate assimilabile ad un cortocircuito;
2. Se
ed il gate corrisponde ad un aperto.
IMPORTANTE Abbiamo supposto che il transmission gate vada ad alimentare, con la sua uscita, delle porte logiche, se cos non fosse non
varrebbero le affermazioni appena fatte.
Dimostriamo che il transmission gate funge proprio da interruttore
nell'accezione su indicata.
Consideriamo il caso 1.
e
Se
in cui
dipende dalla regione di funzionamento dell'NMOS.
Affinch valga
deve essere
.
Se a valle ci sono dei Gate, a regime,
. Visto che il PMOS spento
. Quindi si ha
. Bisogna capire se NMOS lavora in pinch-off o in triodo.
La condizione di pinch-off :
. Ci aspettiamo che
e affinch ci
avvenga,
deve essere piccola, quindi non si pu essere in regione di saturazione.
Dimostriamolo per in maniera pi formale.
impossibile che
NMOS allora lavora in triodo.
*
ZeePpe
80
E perci:
Se
quindi NMOS spento.
Quindi
, PMOS spento.
Il transmission gate trova largo impiego nei circuiti logici.
Per comprendere appieno il funzionamento del transmission gate soffermiamoci ad esaminare un circuito
in cui esso compare. Tale circuito rappresentato in figura.
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titore, la cui uscita collegata al gate dell'NMOS della porta di trasmissione (transmission gate),una seconda porta NOT dalla quale si preleva l'uscita del circuito ed una transmission gate. Il gate del PMOS della
transmission gate al potenziale , il quale anche l'ingresso della prima porta NOT. Alcuni dei dispositivi
soffrono di effetto body, come si palesa evidenziando i collegamenti di body. Gli unici transistori che non
sono affetti da tale problema sono PMOS1 e NMOS1.Le coppie 2 e 3 presentano effetto body solo in determinate circostanze. Se la corrente nulla non c' traccia di effetto body, ma ci vale SOLO a regime, durante il transitorio, invece, esso si percepisce.
Ad esempio nel PMOS3 la tensione di Source non
, bens .Quando l'NMOS3 spento (
), la
3
3
3
corrente di Drain del PMOS3
in cui
perch siamo a regime e
si annulla allo spegnimento del MOS a canale N. Siccome il dispositivo lavora in triodo (lo si pu dimostrare pervenendo ad
un assurdo se si considera la corrente di pinch off) si verifica che
3
* (
e perci
3
Ci implica che 3
.
La tensione tra source e body nulla.
3
3
Notiamo inoltre che 3
L'ultimo passaggio valido perch il Gate del dispositivo PMOS3 il source del PMOS2,mentre il Source del
PMOS3 il Gate del PMOS2. Sostenere che 3
equivale a dire che se
cio se PMOS2
3
conduce (purch
sia anche minore della soglia negativa ),
cio PMOS3 non conduce.
3
Se
anche
perci i dispositivi possono anche non essere conduttivi contemporaneamente.
Se uno di essi conduce l'altro per sempre spento.
Lo stesso ragionamento pu essere condotto riguardo a NMOS2 e NMOS3. Il Source di NMOS3 collegato
al Gate di NMOS2 ed il Gate di NMOS3 al Source di NMOS2. Ci determina che:
3
Nuovamente ci ci porta alla conclusione che quando uno dei due, ad esempio NMOS3 acceso ( 3
3
e( 3
), l'altro spento(
) e viceversa.
3
I due transistori possono essere in contemporanea spenti se
.
Calcoliamo la tabella di verit e cogliamo l'occasione di denotare che l'ingresso agisce sulla porta NMOS3
in funzione dell'ingresso .
Quando
, l'uscita , quando invece
, l'uscita differisce da .
Consideriamo il caso in cui
e
l'ingresso della prima porta NOT . Se
, allora l'uscita sar
.
dunque la tensione di Gate
dell'NMOS del transmission gate. Siccome
e
,il transmission gate un circuito chiuso
e quindi riproduce in uscita la stessa tensione che vi in ingresso, ossia che in questo caso .
Ci aspettiamo che entrambi i MOS dell'inverter collegato all'uscita siano spenti, altrimenti, data l'abilitazione del transmission gate, ci sarebbe un conflitto.
lNMOS del transmission gate allora acceso.
il PMOS del transmission gate spento.
3
3
quindi NMOS3 spento.
3
3
anche PMOS3 spento.
Facciamo ora variare mettendoci nella situazione
e
ancora la tensione di Gate dell'NMOS del transmission gate, allora il transmission gate un circuito
chiuso e quindi in uscita vi che in questo caso
. Ci aspettiamo che entrambi i MOS dell'inverter
collegato all'uscita siano spenti, altrimenti, data l'abilitazione del transmission gate, ci sarebbe un conflitto.
ZeePpe
82
, NMOS2 spento.
3
, PMOS2 acceso.
3
3
, NMOS3 spento.
3
3
, PMOS3 spento.
Possiamo quindi affermare che quando
l'uscita si ottiene tramite la transmission gate sar
.
Cambiamo ora , e analizziamo il caso in cui
e
.
Se
la tensione di Gate dell'NMOS del transmission gate sar
, siccome allora
e
, il transmission gate un circuito aperto. Spostiamo allora la nostra attenzione sulla seconda NOT
che sar la porta che decider luscita.
, NMOS2 spento.
3
, PMOS2 spento.
3
3
, NMOS3 spento.
3
3
, PMOS3 acceso.
Il risultato ottenuto esattamente quello che ci aspettavamo: i due MOS del transmission gate, che disabilitato, sono spenti ed affinch l'uscita della NOT a valle sia
, l'NMOS3 spento ed il PMOS3 acceso.
Resto solo da valutare il caso
e
.
Il transmission gate ancora un circuito aperto e quindi luscita dettata dalla seconda porta NOT.
, NMOS2 spento.
3
, PMOS2 spento.
3
3
, NMOS3 acceso.
3
3
, PMOS3 spento.
Il risultato ottenuto esattamente quello che ci aspettavamo.
Se
l'uscita si ottiene negando la tensione in ingresso .
Abbiamo allora realizzato una porta XOR.
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Circuiti Sequenziali
Introduzione ai bistabili
In questa sezione tratteremo i circuiti elettronici sequenziali ossia quelli la cui uscita dipende non solo
dall'ingresso, ma anche dallo stato. Quest'ultimo influenzato dai precedenti ingressi del circuito e quindi
lo stato tiene conto in un certo senso della storia del sistema. dunque ovvio che sia necessario disporre di
dispositivi per la memorizzazione dello stato in maniera permanente. Si vuole cio che, a meno che non si
verifichino particolari eventi esterni, lo stato resti inalterato.
I dispositivi che consentono di immagazzinare il valore dello stato sono detti bistabili in quanto sono caratterizzati da due stati stabili (rappresentati dal livello logico basso ed alto).
I bistabili si suddividono in due grandi categorie:
1. Bistabili sincroni, il cui cambio di stato avviene in funzione di un segnale dli Clock;
2. Bistabili asincroni, in cui lo stato varia solo in base agli ingressi senza alcuna forma di sincronismo.
Nell'ambito della prima categoria si distinguono due classi di bistabili:
1. I latch che mutano stato in corrispondenza dei livelli del segnale di clock;
2. I flip flop che invece mutano il loro stato solo in corrispondenza dei fronti di salita o di discesa del
segnale di sincronismo.
Alla classe dei latch appartengono i tipi SR e D, della classe dei flip flop fanno parte i tipi SR,D,JK e T.
Come si nota i bistabili SR e D possono essere, se sincroni, sia latch che flip flop. In particolare il tipo SR pu
anche essere asincrono, ma lo stesso non si pu dire del tipo D.
Bistabile SR asincrono
Il pi semplice circuito sequenziale a cui possiamo pensare
quello riportato in figura a lato.
In esso compaiono due porte NOT collegate in modo che l'uscita dell'una sia l'ingresso dell'altra.
Questo circuito sicuramente consistente, infatti se
allora
. Da ci scaturisce che
l'uscita della porta NOT 1, essendo l'ingresso , continua ad
essere alta.
vero anche il contrario, cio se
allora
e perci si riconferma il fatto che l'uscita
della prima porta NOT bassa.
Questo circuito l'esatto opposto di un circuito sequenziale perch, da quel che si pu notare, l'uscita assolutamente indipendente dall'ingresso. A conferma di ci in effetti nel circuito non compare alcun segnale d'ingresso.
Il circuito rappresentato pu essere pensato come una memoria ad un bit dato che lo stato in cui si trova
permane indefinitamente.
L'implementazione di una simile soluzione circuitale pu essere sviluppata sia in logica EDMOS, che in logica CMOS.
Nella prima immagine rappresentato il loop delle porte NOT in logica EDMOS e nella seconda l'equivalente in logica CMOS. Ribadiamo che l'uscita dipende solo dallo stato del sistema.
ZeePpe
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Circuiti come quelli sopra riportati non possono essere pilotati e dunque sono di dubbia utilit. Se si
aggiunge per un ingresso per ciascuna porta NOT allora possibile determinare dei cambiamenti di stato.
Se colleghiamo dei driver in parallelo ai MOS pilota preesistenti, nel loop in logica EDMOS, dotiamo ciascun
invertitore di un ulteriore ingresso. Di fatto abbiamo ottenuto un loop di due porte NOR.
Inizialmente consideriamo gli ingressi
.
Siamo praticamente nella situazione di prima delle due porte
NOT, allora lo stato del circuito permane.
Immaginiamo che
, quindi
.
Vogliamo adesso cambiare lo stato del circuito. Per fare questo
consideriamo ora lingresso , se
il MOS collegato
spento e lo stato della porta non cambia poich luscita della
NOR di sinistra continua ad essere
. Se invece
il MOS relativo si accende e luscita della NOR di sinistra
sar
indipendentemente dallaccensione dellaltro MOS
pilota della stessa NOR. anche un ingresso della NOR di destra, quindi ora lunico ingresso a decidere luscita
lingresso . Se
luscita sar
e avremmo cos
cambiato lo stato del circuito. Consideriamo ora
, se co
s fosse
, quindi si avrebbe che
. Si nota che
porterebbe a una condizione non
prevista dalla porta per questo gli ingressi e non possono essere alti entrambi contemporaneamente.
Non resta da analizzare il caso in cui
e
. In questo caso
detta luscita della NOR di
destra imponendo che
In questo modo entrambi i
della NOR di sinistra sono spenti e
Abbiamo visto che allora possibile modificare lo stato del circuito andando a variare gli ingressi e .
Abbiamo considerato nellesempio una implementazione del circuito in logica EDMOS, ma niente ci vieta di
riprodurre lo stesso circuito in logica CMOS.
Ovviamente per avere due ingressi, per ciascuna porta NOR, bisogna replicare non solo gli NMOS, ma anche
i PMOS.
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Se
, che corrisponde alla coppia di
Riportiamo di seguito i circuiti per un bistabile realizzato con porte NAND realizzati in logica EDMOS (a sinistra) e in logica CMOS (a destra):
ZeePpe
86
C' una certa complementariet rispetto alla porta implementata con le NOR, infatti il livello logico basso
che, questa volta, rende l'uscita alta.
Di solito le uscite di un bistabile
sono indicate con e .
I bistabili realizzati con porte NOR e NAND hanno due simboli circuitali che si distinguono leggermente tra
loro:
. Siccome sia che sono livelli di tensione bassi avremo che lo stato dell'SR
rester immutato.
In un certo istante si determina la variazione del livello dei segnali e che si portano rispettivamente a
e
.
Il problema che sorge che se la commutazione di avviene prima di quella di , la AND tra e dar
come risultato
. Il bistabile SR, data la configurazione degli ingressi
e
viene settato, cio il
suo stato diventa 1, ma esso sarebbe rimasto immutato se e fossero cambiati in contemporanea.
Per evitare comportamenti inattesi del circuito sequenziale si dovrebbe fare in modo che i segnali di SET e
RESET vengano analizzati sono quando gli ingressi hanno sicuramente finito di commutare. palese che occorre stabilire qualche forma di sincronizzazione nel circuito per fare in modo che gli ingressi del bistabile
siano considerati solo quando entrambi hanno assunto un livello logico dotato di una certa stabilit.
La temporizzazione dei bistabili, che d luogo a flip flop sincronizzati, avviene sulla base di un ingresso di
abilitazione detto clock.
Seguendo lo schema della prossima figura si pu fare in modo che gli ingressi siano registrati solo quando si
sono stabilizzati cio quando nessuno dei due sta variando.
Se il clock basso sia che sono 0 e perci non si verificano cambiamenti di stato, come se non
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venissero prelevati i valori degli ingressi.
Se
, e sono S' e R'.
Quindi e sono modificabili solo quando
.
Si nota immediatamente che le porte AND non sono state realizzate mediante una NAND e una NOT ma
semplicemente nel caso EDMOS con laggiunta di un MOS pilota in serie al SET e uno in serie al RESET, mentre nella logica CMOS sono stati aggiunti anche i corrispettivi PMOS.
I circuiti per il flip flop sincrono SR sono molto simili a quelli dei bistabili SR con le porte NOR.
ora facile notare che in logica CMOS si utilizzano molti pi transistori poich per ogni ingresso aggiunto
bisogna aggiungere due dispositivi.
ZeePpe
88
Tentiamo ora di realizzare un flip flop sincronizzato ,partendo dal loop di due porte NAND.
Il risultato delineato in figura:
Questa volta otteniamo i due ingressi di SET e RESET tramite le operazioni logiche:
Siccome il segnale attivo il livello logico basso e la NAND produce un'uscita bassa solo se tutti e due gli ingressi sono alti, il segnale di abilitazione
deve essere 1 se si vuole che gli ingressi vengano considerati,
altrimenti 0 se si vuole inibirne la registrazione. Non c' simmetria rispetto al caso precedente.
FLIP FLOP SR CON PORTE NOR
Il flip flop si comporta allo stesso modo indipendentemente dal fatto che sia stato realizzato con porte NOR
oppure NAND, infatti per abilitare gli ingressi in entrambi i casi
.
A conferma di ci, il simbolo circuitale lo stesso.
Flip Flop D
Le soluzioni fin ora descritte hanno tutte degli ingressi proibiti. I flip flop SR sincronizzati hanno come ingressi proibiti sempre la coppia
, indipendentemente dalle scelte realizzative.
Per evitare ingressi proibiti si potrebbe pensare di ragionare su un SR sincronizzate ed evitare che i due ingressi possano essere uguali. Si potrebbe ad esempio porre allingresso il negato di . Questa soluzione
rappresenta il flip flop di tipo D.
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Questo dispositivo ha un solo ingresso, indicato con la lettera (che sta per delay, infatti le uscite si ottengono con un ritardo di un ciclo di clock), il quale corrisponde al SET del flip flop SR. La versione negata di
, ottenuta tramite un semplice invertitore, invece fatta corrispondere all'ingresso di RESET. Ovviamente
compare anche un segnale di abilitazione. In questo modo non ci sar mai il problema di ingressi fra loro
uguali, alti o bassi che siano.
Questa una memoria ad un bit ed un circuito sequenziale perch l'uscita visibile solo quando alto il
clock visto che solo in tali momenti l'ingresso catturato.
Si pu realizzare un bistabile D anche in forma asincrona, basta omettere la temporizzazione.
Gli schemi logici del flip flop di tipo D con porte NOR e NAND si ottengono, banalmente, da quelli dei dispositivi SET-RESET aggiungendo un inverter e sopprimendo un ingresso.
Flip Flop JK
Se volessimo eliminare la configurazione di input indesiderata preservando per tutti e due gli ingressi potremmo optare, invece, per un flip flop di tipo JK.
Lo schema logico con porte NOR illustrato in basso. Si nota subito che si parte da un flip flop SR non temporizzato in cui gli ingressi delle AND, che si antepongono al loop delle porte NOR, sono 3 e sono per la
prima porta AND
e , mentre per la seconda AND gli ingressi sono:
e .
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negare lo stato precedente.
Un flip flop JK pu essere realizzato anche con porte NAND. In questo caso si parte dal bistabile SR, non
temporizzato, prodotto tramite il loop di due porte NAND e si antepone ad esso una coppia di porte NAND
a 3 ingressi.
In sintesi: se
e
, se lo stato non gi alto, diventa tale altrimenti lasciato invariato;
se
e
lo stato diventa basso a meno che non lo sia gi;
se gli ingressi sono entrambi bassi non si verifica alcuna variazione dell'uscita.
La configurazione
provoca la negazione dello stato presente del flip flop.
IMPORTANTE: per passare da un SR temporizzato ad un JK sincronizzato sufficiente incrementare il fan in
delle porte d'ingresso!!! Questa considerazione comune ai flip flop JK prodotti con porte NAND e NOR.
Registro a scorrimento
Le memorie ad un bit trovano largo impiego ed un esempio rappresentato dai cosiddetti registri a scorrimento.
In figura illustrato un registro a scorrimento a 3 bit composto da 3 flip flop D, collegati in serie, che indicheremo con
3. 3 relativo alla cifra meno significativa,
a quella pi significativa.
Uno dei due ingressi dei flip flop, comune a tutti, il segnale di clock. Quando
tutti i flip flop sono
abilitati.
Immaginiamo di voler memorizzare la stringa
. Per riempire i tre registri saranno necessari ovviamente
3 cicli di clock. Inizialmente per impostare a 0 l'ultima cifra si pone l'ingresso
, in questo modo siccome
il flip flop di tipo D l'uscita
del primo stadio sar . Tale valore dovr scorrere fino all'ultimo flip flop
della catena. Al secondo ciclo di clock l'ingresso sar
e perci lo stato del secondo flip flop, per effetto
dello scorrimento, sar , mentre quello del primo, a causa dell'ingresso alto, sar . Al terzo ciclo di clock,
Appunti Circuiti Digitali - Unisa
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l'ingresso sar
e pertanto nel primo flip flop lo stato memorizzato sar il valore logico basso, nel secondo e nel terzo, attraverso lo scorrimento ci saranno gli stati 1 e 0 rispettivamente.
Il classico problema del registro a scorrimento appena descritto che quando il clock alto tutti i flip flop
sono attivi. La durata del clock, conseguentemente, deve essere scelta in maniera oculata. Ciascun flip flop
D costituito da un SR temporizzato e da una porta NOT ed allora il clock deve essere sufficientemente
lungo da fare commutare la porta NOT, le porte AND in ingresso ed il loop delle porte NOR. Il clock deve
avere una durata minima pari al time propagation delay delle porte. Se per il ciclo di clock dura troppo a
lungo, considerato che sono abilitate contemporaneamente tutte le porte e che ognuna avr un effettivo
ritardo di propagazione diverso, se i flip flop che seguono il primo sono pi rapidi si pu avere qualche scorrimento indesiderato.
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alto, ora invece il clock deve essere prima alto e poi basso per determinare una variazione dello stato. Questo apparente rallentamento, legato allo sfruttamento di un intero ciclo di clock, relativo, in quanto mentre prima quando il clock era basso il dispositivo non compieva alcuna operazione, ora i tempi di clock sono
completamente utilizzati. In pratica sia con il flip flop tradizionale che con quello master-slave la commutazione impiega un intero ciclo di clock, il quale per usato pi proficuamente dalla seconda categoria di dispositivi.
Per il master-slave si individuano due possibili
simboli circuitali a seconda del livello assunto
dal clock quando avviene il trasferimento del
dato, registrato dal master, nello slave.
Il cerchietto vuoto, nella seconda immagine,
indica che lo stato visibile quando il clock
basso. Tale situazione equivale al trasferimento
del dato dal master allo slave. Pu per anche
verificarsi il contrario e cio che il master sia
abilitato quando
e disabilitato, per il trasferimento allo slave, quando
. In questo caso il simbolo circuitale da adottare il primo nel disegno.
Focalizziamo ora l'attenzione sulla realizzazione del flip flop master-slave con porte NOR. Ricordiamo che
dobbiamo collegare in serie due SR temporizzati abilitando il primo quando
ed il secondo quando
.
Bisogna porre la dovuta attenzione alla collocazione delle uscite del flip flop. Alla NOR dello slave, con ingresso di SET, si collega l'uscita e a quella con ingresso di RESET l'uscita . Immaginiamo di aver fatto
l'opposto e cio di avere assegnato alla prima porta NOR dello slave l'uscita e alla seconda .
Dimostriamo che ci porta a delle incoerenze.
Supponiamo che
,
e
. Ci significa che vogliamo memorizzare nello slave il bit 1.
Per avere un'uscita alta il segnale di set dello slave deve essere uguale a 1 e quello di reset a 0 visto che il
bistabile SR implementato con porte NOR. La presenza della porta NOT fa s che in ingresso alle AND, che
servono per la temporizzazione dello slave, quando
ci sia il livello logico alto. La prima AND avr al
lora ingresso
e la sua uscita sar
; la seconda AND avr in ingresso, oltre al clock alto,
e la sua uscita sar
. Siccome il bistabile SR progettato con porte NOR gli ingressi
e
dovrebbero resettare lo stato, ma come abbiamo suggerito in precedenza noi non vogliamo memorizzare nello slave uno stato basso bens uno alto. Ci dovuto all'errore da noi compiuto nel disporre le
uscite.
93
94
Questo un ulteriore esempio del fatto che delle volte conviene lavorare con i circuiti anzich con le porte
per ridurre il numero di componenti ed occupare meno spazio sul chip.
Le uscite dei 5 flip flop, Disegnati sopra, sono le uscite dello shift-register. Nel disegno compaiono anche gli
ingressi di preset e clear.
Abbiamo scelto di reinizializzare contemporaneamente tutti i flip flop ed per questo che vi una sola linea di clear e di preset per tutti i bistabili. Gli ingressi di preset o di clear possono essere invece diversi per
ogni flip flop in modo da dare la possibilit di settarli o resettarli con valori che possono differire da bistabile a bistabile.
Supponiamo di voler registrare la stringa 01011.
3
5
Per memorizzare stringhe di 5 bit nel registro a scorrimento sono necessari 5 cicli di clock.
All'inizio, in assenza d'ingresso, tutti i bit del registro sono . Affinch l'ultimo bit sia , durante il primo ciclo di clock, l'ingresso deve essere . Dal simbolo del flip flop, dato che non c' il cerchietto accanto
all'ingresso di clock, si evince che quando
lavorano i master, registrando il dato, quando, invece,
il valore del bit trasmesso dai master agli slave. In altre parole il flip flop commuta con il clock alto
poich TUTTI i master sono abilitati con clock basso e gli slave con clock alto. Al secondo ciclo di clock l'ingresso non muta perch anche il penultimo bit deve essere . Quando
il master di FF4 preleva gli
ingressi
e
, il master di FF3 ha in input
e
e tutti gli altri master hanno ingressi
. Nel momento in cui il clock si alza lo slave di FF4 riceve gli stati
e
esattamente
come lo slave di FF3, mentre gli altri slave registrano gli stati
e
. Durante gli altri cicli di clock si
attuano simili operazioni le quali sono sintetizzate nella tabella in alto. Dopo esattamente 5 cicli di clock il
registro contiene il valore desiderato senza alcun pericolo di scorrimenti indesiderati.
95
Le due immagini soprastanti sono relative alle implementazioni dei flip flop master-slave JK sia con porte
NOR che con porte NAND.
Di seguito il simbolo circuitale del flip flop master-slave JK:
Divisore di frequenza
Consideriamo ora un'applicazione analogica del flip flop master slave di tipo JK appena descritto.
Immaginiamo che il bistabile a nostra disposizione commuti con
il clock alto e che gli ingressi J e K siano permanentemente alti.
Ci sta ad indicare che ogni qualvolta il clock passa da livello logico basso ad alto, si verifica una commutazione dello stato.
Approssimiamo il segnale di temporizzazione ad un'onda quadra
che varia istantaneamente da un
ZeePpe
96
valore logico all'altro con un periodo pari a T.
Quando
l'uscita, che supponiamo essere inizialmente ,non muta, in quanto il master abilitato e
riceve gli ingressi, mentre lo slave disabilitato. Quando il livello del segnale di temporizzazione si alza lo
slave fa variare l'uscita, la quale diventa la versione negata di quella assunta nel precedente semiciclo di
clock.
Il risultato, come si palesa dal disegno a
lato, un'onda quadra di periodo 2T
ovvero esattamente il doppio del periodo di clock.
La frequenza del segnale in uscita dal
flip flop perci la met della frequenza del segnale di clock. Questa la principale ragione per cui tale dispositivo
denominato divisore di frequenze.
fondamentale chiarire un punto della questione. Abbiamo ipotizzato che il clock fosse ideale e che quindi
non avesse una fase transitoria nel passare da un livello logico all'altro. L'uscita, per, dovrebbe essere
sempre caratterizzata da tempi di salita e di discesa non nulli poich il flip flop, composto da porte logiche,
non in grado di commutare istantaneamente a causa dei ritardi di propagazione.
Consideriamo ora un caso pi realistico in
cui il clock contraddistinto da un certo
tempo di salita e da un tempo di discesa.
Ricordiamo che in logica CMOS il fall-time
ed il rise-time pi o meno si equivalgono,
mentre in logica EDMOS il fall-time molto
pi piccolo del rise-time.
Rappresentiamo sull'asse delle ascisse il
tempo e su quello delle ordinate i valori assumibili dal clock, in particolare , ,
,
. I valori di questi parametri dipendono dalle famiglia logica con cui si opera. Scegliamo inoltre,
contrariamente all'esempio precedente, di associare alla commutazione dello slave e a quella del master
.
Prima dell'istante temporale , essendo il clock basso, lo slave acceso.
All'istante il clock, in origine basso, supera il valore
entrando in zona di transizione. La versione negata di
, presumibilmente (omettendo ogni considerazione sui margini) sar pi piccola di
. Sia lo
slave che il master sono quindi spenti. Nell'istante
diventa maggiore di
e ci significa che il
clock alto. Il master si accende e lo slave resta spento.
In 3
e Il master si spegne e lo slave resta spento.
In
perci
, lo slave si accende.
Notiamo che ci sono intervalli di tempo in cui sia il master che lo slave sono spenti, ma nessuno in cui entrambi siano accesi.
IMPORTANTE: la presenza dei fronti di salita e dei fronti di discesa del clock a far s che il master e lo slave
non siano mai accesi contemporaneamente, il che impedisce scorrimenti indesiderati.
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di fondamentale importanza la scelta della durata del clock. Sicuramente il periodo di clock non ha un limite superiore, il limite inferiore invece rappresentato dalla somma del time propagation delay del master e dello slave. Il semiperiodo di clock, infatti, deve essere tale da permettere la commutazione delle unit master e slave.
Il clock serve ad attivare la memorizzazione di un nuovo stato quando si certi che gli ingressi sono quelli
desiderati. Se per, quando il segnale di abilitazione attivo, si presentano ingressi non richiesti, lo stato
registrato varia in modo non auspicabile.
Un fenomeno sgradito, che si pu verificare, il cosiddetto one catching (catture degli uno). In altre parole se lo slave in stato di reset e
a livello alto, lingresso abilitato. In questo modo ogni impulso,
anche brevissimo sullingresso porta il master nello stato di SET: impossibile resettare il registro, perch
lingresso disabilitato dalla reazione proveniente dallo slave. Pertanto, si dice che lingresso ha ricevuto un impulso spurio ad 1, che fa commutare il master, il cui stato verr trasferito allo slave non appena
va a livello basso
La struttura ideale, da utilizzare in queste situazioni, il flip flop sensibile ai fronti (edge triggered). Questi
bistabili commutano in corrispondenza dei fronti di salita o di discesa, non quando il livello alto oppure
basso.
Il punto di forza di questi dispositivi rappresentato dalla commutazione del master e dello slave in intervalli di clock abbastanza brevi da non catturare ingressi indesiderati e sufficientemente duraturi da assicurare che gli ingressi siano presi in considerazione. necessario evitare ingressi spuri in un intervallo temporale sicuramente pi breve.
Analizziamo ora la struttura di un flip flop JK sensibile ai fronti (non master-slave) che elimina la possibilit
di registrare ingressi non desiderati. Tale flip flop commuta sui fronti di salita o di discesa del clock, ossia
quando il segnale di abilitazione si appresta a cambiare livello.
Il circuito si compone di un SR temporizzato, implementato con porte NAND (lo si deduce dai cerchietti in
prossimit degli ingressi di set e reset, che impongono che l'ingresso attivo sia il livello logico basso). Le porte NAND, a cui si ricorre per la temporizzazione, presentano agli ingressi due cerchietti che simboleggiano il
fatto che l'uscita bassa non quando tutti e due gli ingressi sono alti bens quando tutti e due sono bassi.
Notiamo inoltre che compare una coppia in pi di porte NAND rispetto a quelle che avevamo nel flip flop JK
tradizionale. Ricordiamo infatti che in questo flip flop per passare da un SR temporizzato ad un JK temporizzato bastava aumentare a 3 il fan in delle NAND.
Per come e organizzato il circuito e ovvio che la prima coppia di porte NAND e abilitata da
, la seconda da
.
ZeePpe
98
Vogliamo dimostrare che questa struttura e sensibile solo
ai fronti di discesa del clock, non al clock basso.
Supponiamo che l'uscita sia resettata e di volerla settare;
in pratica vogliamo passare da
e
a
e
l'uscita bassa.
Dal momento che in ingresso alla seconda coppia c' la
versione negata del clock e che
, e sono entrambi alti. Sappiamo infatti che l'uscita di una porta
NAND alta se almeno uno degli ingressi basso e
negato basso.
e
la coppia di ingressi ininfluenti in un SR
realizzato con porte NAND. L'uscita resta quindi inalterata
e cio bassa.
Il clock ad un certo punto si abbassa e ci aspettiamo che
sia questo evento a far commutare il flip flop.
Visto che
,
e
,
continua ad essere alta. Se invece
,
,
l'uscita diventa alta, ma con un ritardo che dipende dal time propagation delay della porta.
Dal momento che in ingresso alla seconda coppia c' la versione negata del clock e che
, si verifica
prima che commuti da basso ad alto che:
e
la configurazione degli ingressi prima che , trascorso un tempo pari a
, commuti da
basso ad alto. diventa uguale a dopo un piccolo ritardo e resta basso per un intervallino di tempo esattamente pari al
della porta.
In seguito si ha che: OJ si alza e
e
la coppia di ingressi ininfluenti in un SR realizzato con porte NAND. L'uscita resta quindi
inalterata ed alta.
Se il flip flop ben progettato, il lasso di tempo in cui
e
sufficiente a far commutare la porta
che, alla fine avr uscita alta come ci aspettavamo.
ATTENZIONE: Stiamo lavorando con porte non ideali perci dobbiamo sempre ricordare che se l'ingresso
applicato all'istante , l'uscita si presenter all'istante
.
Infine se
si verifica che: se
e
,
continua ad essere alta. Se invece
,
l'uscita resta alta. Dal momento che in ingresso alla seconda coppia c' la versione negata del clock e che
Appunti Circuiti Digitali - Unisa
99
, si ha che:
e
perci l'uscita non varia e resta alta. Abbiamo constatato che la variazione dell'uscita imposta solo dal fronte di discesa del clock.
Se avessimo voluto un flip flop JK sensibile ai fronti di salita, avremmo dovuto semplicemente pilotare la
prima coppia di porte NAND con il clock negato.
Il simbolo circuitale di questo bistabile riportato nella figura seguente.
Il cerchietto accanto al clock simboleggia la sensibilit del flip flop ai fronti
di discesa, mentre il segno di > implica che il flip flop di tipo edge triggered e non un semplice JK temporizzato.
Sottolineiamo ancora una volta quanto sia importante la scelta della durata della transizione del clock; essa deve essere almeno pari al time propagation delay delle porte, altrimenti gli ingressi non vengono registrati. Tutte le porte utilizzate appartengono per alla stessa famiglia logica per cui,
calcolato il
di una di esse, esso valido per tutte le altre. Il calcolo del
ritardo di propagazione facilitato anche dal fatto che il fan out delle porte noto ed unitario.
Realizziamo, a partire da un flip flop JK sensibile ai fronti, un flip flop edge triggered di tipo D. Questa volta
per il bistabile sensibile al fronte di salita, come testimonia la presenza del clock negato in ingresso alla
prima coppia di porte NAND.
Il flip flop costruito a partire da un SR temporizzato, le cui NAND ricevono ingressi entrambi negati, da
un'ulteriore coppia di NAND per rendere il dispositivo sensibile ai fronti (come avevamo fatto per il JK) e da
due porte NOT.
Uno dei due invertitori permette di passare da un flip flop JK ad uno di tipo D, l'altro ha invece l'importante
funzione di sensibilizzare il flip flop ai fronti di salita invece che a quelli di discesa. Notiamo inoltre che manca la retroazione delle uscite e quindi le NAND pi esterne hanno un fan in di 2 anzich di 3.
Rappresentiamo in funzione del tempo tutti i segnali d'interesse per comprendere l'evoluzione dello stato
del flip flop. Ipotizziamo che all'istante iniziale l'uscita sia bassa.
Immaginiamo di voler rendere lo stato del bistabile alto. Per fare ci deve essere 1 e per non perdere il
valore dell'ingresso, il clock deve commutare prima che vari il livello di tensione in input. Naturalmente
siamo interessati, per le premesse fatte, al fronte di salita del segnale di temporizzazione. Quando in un
primo momento il clock basso e quindi la sua versione negata risulta alta, l'uscita della prima porta NAND
ZeePpe
100
il livello logico basso, l'uscita della seconda NAND
alta.
Ricordiamo, infatti, che l'uscita di una NAND alta quando almeno uno degli ingressi basso e nel nostro
caso la prima porta ha due ingressi alti, la seconda ha
e
come input. Per quanto riguarda le
altre due NAND valgono le relazioni:
Il bistabile SR, che funge da base per il progetto del flip flop D sensibile ai fronti, realizzato con porte
NAND e quindi
non determina alcuna variazione dello stato.
Supponiamo che avvenga una commutazione del clock da basso ad alto. La versione negata del clock sar
bassa. sempre alto e ne consegue che:
Gli ingressi
sono ininfluenti al cambio dello stato,
il quale, pertanto resta alto.
Il dato cambia (diventa basso) e perci, per registrarne il
valore, il clock, prima che vari di nuovo, deve subire una
commutazione da alto a basso e da basso ad alto. In questo
modo il fronte di salita abilita la lettura dell'ingresso.
Consideriamo quel che accade quando si abbassa ed il
clock ancora alto. La versione negata del clock bassa. Si
verifica allora, considerato che ora basso, che:
Sia
che
restano invariati e perci
e nessuna
variazione dell'uscita riscontrata.
Ad un cero punto anche il clock diventa basso, si crea allora
la seguente situazione:
Gli ingressi
non hanno effetti sul cambio dello
stato, che resta alto.
Appunti Circuiti Digitali - Unisa
101
Quando
Ancora una volta non si verifica alcuna commutazione, come d'altronde ci aspettavamo visto che il fronte
del clock che abbiamo esaminato quello di discesa e non di salita.
Avremmo potuto evitare tutte le considerazioni precedenti dicendo che, quando il clock alto, la versione
negata bassa e perci la prima coppia di NAND, avente in ingresso , avr sempre uscite
e
alte.
Una conseguenza di ci che la seconda coppia di NAND, con ingressi
a sua volta produrr
uscite
che non alterano lo stato del flip flop. Quando
, la sua versione negata e quindi la prima NAND pi esterna, il cui ingresso
avr uscita
alta, mentre la seconda NAND, con ingresso
avr uscita
bassa.
per si abbasser dopo un ritardo, dall'istante in cui il clock assume
valore logico basso, pari al time propagation delay della porta NAND. Visto che per la seconda coppia di
porte NAND ha ingresso comune
, si avr che come al solito
e sul fronte di discesa il flip
flop non commuta.
Vediamo cosa accade sul fronte di salita del clock.
Il clock da basso diventa alto e perci, visto che ancora il livello logico basso si verifica che le uscite delle due porte NAND sono:
passa da 1 a 0 dopo un ritardo, a partire dall'istante in cui il clock variato, pari al time propagation delay della porta NAND. resta inoltre basso esattamente per un tempo pari a
e poi si rialza. Infatti
quando
diventa basso si ottiene che:
si alza dopo un ritardo pari al time propagation delay della porta NAND. Per quanZeePpe
102
to riguarda le altre due NAND prima che
commuti da basso ad alto valgono le relazioni:
passa da 1 a 0 dopo un ritardo, a partire dall'istante in cui il clock variato, pari al time propagation delay
della porta NAND. resta inoltre basso esattamente per un tempo pari a
e poi si rialza. Infatti quando
diventa alto si ottiene che:
Dopo un ritardo dall'istante in cui si abbassato che dipende dai tempi necessari alle porte per commutare, l'uscita diventa alta e data la configurazione successiva degli ingressi(
si(
) resta tale.
Il simbolo circuitale del flip flop D sensibile ai fronti di salita illustrato nella
figura a lato.
Sul clock c' il segno di > per indicare che il bistabile sensibile ai fronti per
manca il cerchietto, a differenza del simbolo del flip flop JK precedentemente
illustrato, perch il fronte che determina la commutazione non quello di discesa bens quello di salita.
Notiamo che compaiono anche gli ingressi asincroni che sono attivi quando sono alti e che agiscono direttamente sulle NOR del loop sia del master che dello slave. Ci significa che gli ingressi di SET e RESET asincroni devono agire sia sul master che sullo slave per avere efficacia.
Supponiamo ad esempio di volere inizializzare il flip flop con lo stato 0, facendo affidamento sul segnale
asincrono di clear. Imponiamo quindi che
e
. Ricordiamo inoltre che l'uscita di una NOR alta se TUTTI gli ingressi sono bassi. sufficiente dunque che uno solo dei tre ingressi della porta NOR, a cui
collegata l'uscita , sia alto per avere
. In questo caso
ed soddisfatta la condizione che azzera lo stato.
Appunti Circuiti Digitali - Unisa
103
Bisogna per ricordare che il
buon funzionamento del flip
flop prevede che
. Per fare in modo che accada tutti gli
ingressi della porta NOR, collegata a , devono risultare bassi.
e
, resta da analizzare quindi l'uscita della AND a
monte che deve assumere valore logico basso. sufficiente a
tale scopo che almeno uno dei
suoi ingressi sia 0. Ma l'unico
ingresso, visto che escludiamo il
clock, su cui possiamo operare,
l'uscita della seconda porta
NOR del loop del master. Affinch quest'ultima sia bassa, almeno uno degli ingressi deve
essere alto. Per tale ragione
collegato anche al
master oltre che allo slave.
Cerchiamo di capire la corrispondenza tra le porte logiche
del circuito con i transistori del
circuito a lato.
Prima per notiamo che immediato separare, nello schema circuitale, il master dallo slave; il primo dato dall'insieme di transistori,
nella porzione bassa del disegno, che ricevono in ingresso
, lo slave invece raffigurato pi in alto, nella
parte in cui compaiono i transistori che ricevono in ingresso il clock negato. In questo master-slave, infatti,
lo slave commuta solo quando
basso.
Si nota subito che nel circuito di transistori, in basso a sinistra
collegato in ingresso a una NOT che pu
essere legata alla NOT del circuito logico. immediato notare che nel circuito di transistori presente una
seconda NOT, uno dei due invertitori riceve in ingresso il clock e lo nega, l'altro nega la versione negata il
che equivale a rigenerare il valore assunto dall'ingresso. In questo modo riusciamo a ripristinare il valore
logico ottenendo cos un incremento delle prestazioni dinamiche. Il segnale in ingresso, per essere riconosciuto come alto oppure basso, deve assumere valori maggiori di
oppure minori di
. possibile accelerare i tempi di carica e scarica dei condensatori, velocizzando cos la porta, semplicemente conseguendo uno swing pieno tramite appunto la rigenerazione del valore logico. Praticamente la velocit di una porta dipende dal processo di carica e di scarica dei condensatori se queste capacit devono essere caricate
con
oppure scaricate fino a raggiungere il valore
, ci vuole pi tempo di quello richiesto per essere caricate o scaricate con
e . Il prezzo da pagare l'aggiunta di una porta NOT.
Le porte AND non compaiono nel circuito come collegamento di una porta NAND ad un invertitore, come ci
aspetteremmo. In realt il comportamento di una AND pu essere facilmente riprodotto partendo dal circuito della porta NOR a valle e aggiungendo dei transistori (uno per ogni ingresso della AND) in serie al MOS
pilota il cui ingresso quello di SET o RESET(in questo caso o ). Per poter individuare agevolmente le
porta AND si pu far riferimento ai loro ingressi che sono ,
, e ,
, ed individuare quali sono i
dispositivi con tali input.
Siccome le NOR sono a tre ingressi, i rami in parallelo saranno proprio 3: uno dei MOS pilota riceve il preset
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104
ed il clear, un ramo contiene il MOS il cui ingresso l'uscita dell'altra NOR del loop e l'ultimo ramo composto dai transistori che hanno come ingressi i segnali e e quelli che svolgono le stesse funzioni della
AND.
Tutto ci che stato descritto finora fa parte del master, passiamo ora ad analizzare lo slave.
Come nel caso del master, nello slave non compare alcuna NAND con una NOT , nuovamente le AND sono
rappresentate da uno dei tre rami, in parallelo, delle porte NOR in loop.
Vale la pena notare che c' una piccola incongruenza tra circuito logico e quello elettrico. L'uscita della porta NOR con ingressi e dovrebbe essere ,invece quella della NOR con ingressi e
dovrebbe
essere invece si verifica il contrario. Ci saremmo aspettati anche che la NOR con ingresso di preset avesse
come ramo la NAND con ingressi e , ma non cos. Compaiono inoltre due NOT in apparenza ridondanti.
Ci occupiamo ora di comprendere l'utilit delle porte NOT esterne. Aggiungendo le due porte NOT otteniamo due scopi. Il pi banale quello di fare in modo che l'uscita della prima NOR dello slave sia e quella
della seconda . La finalit pi importante tuttavia la riduzione dell'ingombro del flip flop. Come pi volte
sostenuto, quando la tecnologia per cui si opta quella EDMOS le prestazioni dinamiche, in termini di ritardo di propagazione della porta, sono migliori se si riduce il tempo di salita e lo si pu fare incrementando il
fattore di forma del carico. Le prestazioni statiche, invece, sono rese accettabili attraverso un rapporto
quanto pi grande possibile rispetto all'unit. Manipolare i fattori di forma per causa di un peggioramento del livello d'integrazione. Inoltre l'azione da compiere per ridurre il time propagation delay
proporzionale a che dipende dal fan out. Le porte che alimentano un numero molto elevato di dispositivi
della stessa famiglia sono maggiormente affette da ritardi. Questo discorso andrebbe applicato a tutti e tre
i rami della NOR. Dovremmo quindi ampliare le dimensioni del carico e di tutti i driver della NOR con un
aumento smisurato delle dimensioni del flip flop. Introducendo le due porte NOT, su di esse che bisogna
agire per rendere il dispositivo pi celere poich le porte a valle sono collegate soltano a questo porte NOT
e ci certamente pi conveniente. Il fan out di ciascuna delle porte NOR infatti 3 e quindi la capacit di
carico esigua. Si pu a maggior ragione pensare di renderla pi piccola. La parte pi interna del circuito,
con un limitato fan out, di dimensioni minori rispetto alle porte NOT esterne.
Nonostante le incoerenze descritte tra circuito elettrico e circuito logico il funzionamento esattamente
quello desiderato. Le incoerenze derivano da scelte progettuali mirate, poich sempre pi efficiente effettuare ottimizzazioni sul circuito fisico ragionando sulla sua struttura che ragionando sul circuito logico.
105
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Questo flip flop sensibile ai fronti di salita. Anche in questo caso vi sono degli ingressi asincroni che servono a resettare e a settare lo stato del flip flop indipendentemente dal clock e dagli ingressi.
La prima parte di cui consta il circuito sicuramente il master e lo si deduce dal fatto che ad essa applicato l'ingresso . Questa realizzazione si fonda sull'uso di un loop di porte NOR.
Nelle precedenti versioni del circuito abbiamo anteposto a tale collegamento delle porte AND con duplice
ingresso, uno dei quali era rappresentato dal segnale di abilitazione. In questo caso scegliamo invece di
adottare dei transmission gate. Ricordiamo che essi sono degli interruttori, ottenuti collegando il Source ed
il Drain di un MOS a canale N con quelli di un MOS a canale P. L'ingresso applicato al Source, mentre l'uscita prelevata dal Drain. I segnali che abilitano l'apertura e la chiusura dell'interruttore sono posti in corrispondenza dei due Gate.
In figura compaiono quattro porte di trasmissione indicate con
,
, 3e
.
e
si chiudono quando il clock negato e fungono, in tali circostanze, da cortocircuiti. In uscita da
e
, pertanto, sar riportato l'ingresso se e solo se il clock impostato al valore logico basso.
e
3 ricoprono la stessa funzione fatta eccezione per il valore del segnale di abilitazione, il quale deve essere alto per determinare la chiusura dell'interruttore e la propagazione in uscita del valore presente in input.
La transmission gate numero 1 fa in modo che l'ingresso sia preso in considerazione solo quando il clock
negato, cio quando il master pu essere abilitato. chiaro quindi che
supplisce perfettamente alla
funzione svolta, nei precedenti schemi logici, dalle porte AND.
presente in ingresso una sola transmission gate per il semplice motivo che questo flip flop prevede un
singolo input.
Abbiamo optato per delle porte di trasmissione perch ci offrono la possibilit di aumentare il livello d'integrazione siccome svolgono gli stessi compiti di due AND al costo di due soli transistori MOS.
Il Gate di trasmissione numero 3, invece, ha lo scopo di propagare l'uscita del master allo slave quando il
segnale di temporizzazione assume il livello logico alto. Questo interruttore opera in sintonia con il transmission gate numero 2 che, solamente quando disabilitato il master, e quindi si presume che gli ingressi
siano stati gi catturati e siano stabili, memorizza in maniera persistente il dato da inviare allo slave, attraverso la retroazione delle uscite delle porte NOR. Il gate numero 4 serve ad evitare cambi di stato dello slave, quando quest'ultimo disabilitato.
Sappiamo infatti che, mentre gli ingressi del loop della NOR causano eventuali variazioni dello stato, la retroazione delle uscite causa diretta della sua memorizzazione. Se il transmission gate 4 aperto tale retroazione non si verifica e lo stato non pu essere salvato. Quando
il controllo passa al master e lo
slave memorizza persistentemente il dato recepito, quando
era alto, tramite la chiusura della transmission gate 4 che d luogo alla retroazione delle uscite delle due porte NOR.
Dal momento che non arrivano ingressi allo slave perch quando agisce il master 3 aperto, l'uscita dello slave resta la stessa finch il clock non si rialza.
Rammentiamo che gli ingressi asincroni, come nell'implementazione in logica EDMOS, devono essere collegati al contempo al master ed allo slave oppure non si in grado di modificare lo stato.
Una vistosa differenza rispetto al circuito logico tradizionale sta nella presenza di due porte NOT aggiuntive
collegate all'uscita ed alla sua negazione. Gli invertitori servono anche a sostenere il fan out che il costruttore segnaler nel data sheet. Le porte che compaiono nella parte pi interna del circuito hanno un fan out
noto a priori al progettista. Chi progetta il circuito pu quindi assicurare buone prestazioni dinamiche, relative in particolar modo ai ritardi di propagazione, facendo leva su fattori di forma esigui che quindi non
compromettono il livello d'integrazione. Il fan out degrada le prestazioni aumentando gli effetti reattivi, il
che si riflette in una capacit di carico pi elevata. Un alto valore di incrementa il tempo di salita e quello
di discesa con drastici effetti sulla loro media che una stima del ritardo di propagazione. Si pu pensare di
compensare il comportamento reattivo delle porte, incrementando le conducibilit e quindi i fattori di forma dei MOS. Naturalmente ci si riflette in un ingombro maggiore. Le porte logiche, che costituiscono la
parte pi interna dello schema circuitale, hanno un fan out che all'incirca pari a 2 e perci possono essere
Appunti Circuiti Digitali - Unisa
107
progettate di piccole dimensioni. Se collegassimo le porte a valle direttamente ad esse il fan out aumenterebbe e non potremmo costruire le porte in modo che occupino poco spazio. La presenza dei due invertitori
ci consente di aumentare esclusivamente le loro dimensioni, lasciando invariate le restanti parti del circuito.
Si nota inoltre, osservando il circuito elettronico, la presenza di due NOT, una per negare il clock, per l'abilitazione del master, e l'altra per ripristinare il valore del segnale di temporizzazione, assunto prima della negazione. Lo scopo di tale struttura la rigenerazione dei valori logici. Sappiamo che l'uscita di un transistore
considerata alta se maggiore di
e bassa se minore di
Ogni transistore ha degli effetti reattivi
che, come pi volte ripetuto, sono sintetizzabili attraverso una capacit di carico . La capacit di carico
data dalla somma delle capacit visibili in uscita dalla porta, con quelle che esercitano i propri effetti all'ingresso (moltiplicate per il fan out) e con quella di linea cagionata dalle interconnessioni elettriche. Produrre
un certo livello di tensione in uscita equivale a caricare o scaricare il condensatore . La carica di un condensatore avviene tanto pi velocemente quanto maggiore la corrente utilizzata per tali finalit. Essa
notoriamente espressa dalla relazione
del condensatore, superiore sar l'intensit di corrente e quindi la velocit di carica e di scarica. Conviene
dunque caricare il condensatore con una tensione pari a
piuttosto che a
, viceversa se si vuole
scaricare il condensatore, il pi repentinamente possibile, conveniente portare la tensione a 0 volt piuttosto che a
.
Le due porte NOT determinano uno swing pieno e quindi sono funzionali allo scopo appena illustrato.
Analizziamo ora il circuito elettrico cercando di individuare le corrispondenze con lo schema logico.
Le porte NOR possono essere rinvenute nel circuito seguendo le linee relative ai loro ingressi. La prima porta NOR del loop appartenente al master ha come input l'uscita di
o quella di
(a seconda del clock)
e . Gli ingressi della seconda NOR sono
e l'output dell'altra NOR. Il master, nell'immagine sottostante,
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108
evidenziato in verde e comprende sicuramente anche la transmission gate numero due.
Gli ingressi della prima NOR dello slave sono: , l'uscita di
o quella di 3 mentre la seconda porta
NOR del loop dello slave ha invece in ingresso
e l'uscita dell'altra NOR. Lo slave evidenziato in blu e
comprende sicuramente anche la transmission gate numero quattro.
In basso a sinistra compaiono i due inverter che rigenerano il segnale di clock per l'attivazione e la disattivazione del master e dello slave. In basso a destra, infine, sono raffigurate le due porte NOT da cui si preleva
l'uscita, al fine di beneficiare di un buon livello d'integrazione della porta.
109
Il flip flop che analizzeremo ora un JK in tecnologia CMOS costruito a partire da un bistabile di tipo D.
Il nucleo di questo dispositivo un flip flop D esattamente come quello descritto precedentemente. Il clock
collegato direttamente al flip flop, mentre e sono posti in collegamento al bistabile D per mezzo di alcune porte logiche. Per la precisione fornito dall'uscita di una NOR a due ingressi: uno di essi l'output
di una AND e l'altro l'uscita di una NOR. La AND ha per ingressi e la retroazione dell'uscita ,la NOR invece ha in ingresso, oltre che , .
Possiamo gi intuire, visto il collegamento di una AND in ingresso ad una NOR, che uno dei rami della NOR,
in tecnologia CMOS, sar una serie di transistori che svolgeranno la stessa funzione della AND. Pi volte abbiamo infatti sottolineato la convenienza di produrre la AND in maniera alternativa rispetto alla soluzione
che la vede costruita come interconnessione di una NAND ad una NOT. Nei dispositivi CMOS ci deve essere
sempre una certa simmetria tra gli NMOS ed i PMOS. Se Gli NMOS della NOR in questione sono distribuiti
su due rami tra di loro in parallelo ed uno dei rami la serie di transistori, i PMOS dovranno essere disposti
in serie ed un componente del collegamento in cascata sar il parallelo tra due transistori.
Un'anomalia, rispetto al JK che conosciamo, sta nel fatto che la NOR che riceve in input l'ingresso ha come
secondo ingresso anzich .
Segue l'immagine del circuito elettronico corrispondente a tale schema logico:
Riportiamo nella figura seguente le corrispondenze tra schema logico e circuito elettrico.
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Conclusioni
Vale la pena ribadire che cosa comporti l'appartenenza ad una data famiglia logica. Se un circuito, combinatorio o sequenziale, costruito assemblando porte logiche di una specifica famiglia NECESSARIAMENTE tutti i parametri che lo caratterizzano devono essere quelli della famiglia logica scelta.
Nei flip flop master-slave sia in tecnologia EDMOS che in quella CMOS comparivano delle porte NOT, in apparenza superflue, all'uscita. Abbiamo gi spiegato che il loro scopo sostenere il fan out per fare in modo
che il flip flop abbia
ed altre caratteristiche conformi a quelle della famiglia a cui afferisce.
stato anche possibile constatare la superiorit dei CMOS rispetto agli EDMOS. Per garantire che il livello
logico basso e quello alto dei flip flop sia proprio quello della famiglia, nel caso dell'EDMOS, bisogna agire
sui fattori di forma dei transistori; lo stesso non vale per i CMOS in cui
e
sono fissi. I fattori di forma dei dispositivi CMOS devono essere manipolati solo per assicurare determinate prestazioni dinamiche, ma quelle statiche non dipendono dal valore di Z
.
111
Memorie a semiconduttore
I flip flop sono di fatto una semplice memoria ad un bit. Per ottenere un dispositivo di memorizzazione a
pi bit abbiamo progettato un registro a scorrimento con l'ausilio di un collegamento in serie di flip flop D
master-slave. L'implementazione in tecnologia CMOS di un singolo flip flop di tipo D master slave, sensibile
ai fronti, richiede l'uso di ben 32 transistori MOS. Naturalmente 32 transistori per l'immagazzinamento del
valore logico di un solo bit sono eccessivi.
ovvio quindi che nostra intenzione fare un uso pi parco dei MOS per ridurre le dimensioni delle memorie. L'ideale sarebbe utilizzare un solo transistore per ogni bit da memorizzare in modo da avere un dispositivo di memoria, capace di contenere qualche byte.
Mentre il progettista del software ragiona in termini di word e byte, quello dell'hardware ha il delicato
compito di stabilire come garantire la possibilit di operare su di un singolo bit. I due progettisti lavorano
quindi a livelli di astrazione differenti.
Le unit di elaborazione di un calcolatore, pur essendo pi complesse, possono elaborare una mole di dati
minore rispetto a quella destinata ad una memoria. La memoria dunque, a causa della sua capacit superiore a quella delle altre componenti del calcolatore, tender ad occupare pi spazio. Per realizzare un
computer di piccole dimensioni palese, di conseguenza, che bisogna porsi il problema di rendere le memorie capienti, ma al contempo quanto pi piccole, veloci ed economicamente convenienti possibile.
Da quanto detto si evince che il registro a scorrimento un pessimo modello di memoria e ci non soltanto
per il dispendio di componenti per la sua realizzazione, ma anche perch per memorizzare ad esempio 1 Kb
sarebbero necessari 1000 cicli di clock, un tempo eccessivamente lungo.
Cerchiamo di immaginare una struttura differente dal registro a scorrimento che funga da valida alternativa. Una possibile evoluzione dei registri studiati mostrata in basso e prevede l'uso di flip flop master-slave
(per distinguere la fase di scrittura da quella di lettura) e l'assoluta assenza di scorrimenti.
Supponiamo che il clock alto abiliti il master mentre quello basso attivi lo slave. Il segnale
di abilitazione pu servire per stabilire se il dato debba essere letto oppure scritto in memoria: se ad esempio il clock alto, visto che il master ad essere in funzione, il dispositivo memorizza il dato, quando invece il clock basso, essendo lo slave in funzione, si pu
accedere alla memoria in lettura. Con questa struttura abbiamo risolto i problemi legati
alla tempistica ossia sufficiente un solo ciclo di clock per far commutare sia il master che
lo slave e memorizzare oppure leggere lo stato. Un modello del genere, basato sui flip
flop D master-slave, richiede per un numero di dispositivi per la sua creazione ancora
troppo elevato (32 per bit memorizzato).
Uno schema di memoria che occupa meno spazio quello RAM(random access memory).
La RAM consente di accedere in modo non
sequenziale alle celle di memoria, il che significa che, anzich scorrere la memoria fino alla
locazione desiderata, si pu direttamente
pervenire ad un insieme di celle per mezzo di
un indirizzo.
La componente saliente della RAM il
core in cui sono contenuti i dati.
Il core della RAM si sviluppa come una matrice di
112
e le colonne
ovviamente ci vorranno bit per indirizzare la riga e bit per individuare una o pi colonne. possibile sia selezionare tutte le colonne di una riga che una sola, in quest'ultimo caso si legge solo
un bit. Si pu anche scegliere di leggere o scrivere, nell'ambito di una riga, un byte per volta.
Per avere un indirizzo di riga ed uno di colonna di 8 , il CORE dovrebbe constare di pi di 65
celle il
che richiederebbe, se non trovassimo un'alternativa ai flip flop, 3 65
transistori.
L'utilizzo di un solo transistore per bit sicuramente ci pone di fronte a dei compromessi cio bisogna rinunciare alle prestazioni sia statiche che dinamiche. Rinunciare allo swing logico pieno per impensabile se si
parte dal presupposto che i dati estrapolati dalla memoria dovranno essere elaborati dal processore.
L'unit di elaborazione, infatti, deve essere in grado di interpretare istruzioni e dati caricati dalla memoria
in maniera non ambigua. Per questo motivo se si opta per l'utilizzo di un singolo transistore per la memorizzazione di un bit bisogna essere forniti di un blocco funzionale per il ripristino dei valori logici. In caso contrario non si manterrebbe lo stesso swing logico per ogni MOS associato ad un bit.
Ricapitolando la RAM costituita da una matrice di celle, da un decodificatore di riga, da un decodificatore
di colonna, da un blocco che stabilisce se l'accesso debba avvenire in lettura oppure in scrittura ed infine da
un sistema per la rigenerazione dei livelli logici.
Il circuito di lettura e scrittura ha in sostanza sia lo scopo di permettere il caricamento o la lettura di un dato in memoria che quello di rendere le informazioni, tratte accedendo alla memoria, comprensibili agli organi del calcolatore che ne fanno richiesta.
Se siamo in tecnologia EDMOS, per esempio, i circuiti elettronici succitati devono fare in modo che il livello
logico basso sia sempre di
e quello alto sia pari alla tensione d'alimentazione.
Non si pu estendere il ragionamento al time propagation delay in quanto ovvio che per la capienza e
complessit della memoria, il suo ritardo non pu essere identico a quello di dispositivi della stessa famiglia, sicuramenti pi elementari, come la porta NOT.
Stiliamo una classificazione delle RAM.
Le memorie RAM si dividono in:
1. Memorie a sola lettura (ROM=read only memory);
2. Memorie a lettura e scrittura;
Anche se si tratta di un abuso terminologico oggigiorno si tende a chiamare RAM i dispositivi di memorizzazione accessibili sia in lettura che in scrittura. Sappiamo per che in realt anche le ROM sono memorie
RAM. La principale differenza tra ROM e RAM che le prime sono permanenti cio i dati restano immagazzinati anche in assenza di alimentazione elettrica. Lo stesso non si pu dire delle RAM.
Nell'ambito delle ROM distinguiamo inoltre:
1. le PROM (programmable read only memory) che possono essere programmate prima del montaggio sul calcolatore e non sono general purpose;
2. le EPROM (erasable programmable read only memory) che sono pi costose e complesse delle precedenti a causa della funzione aggiuntiva di cancellazione, attraverso esposizione ai raggi ultravioletti, che permette di riprogrammare il dispositivo;
3. le EEPROM (electrically erasable programmable read only memory) che risultano quelle economicamente pi dispendiose, ma permettono la cancellazione anche di un solo bit mediante processi
elettrici anzich con raggi ultravioletti.
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ZeePpe
114
Il disegno rappresenta una porzione molto esigua di una memoria, ma ci permette di capire come essa sia
strutturata. Come anticipato, il CORE si articola come una matrice che, in questo caso, consta di 3 righe e 6
colonne. Ogni colonna dotata di un solo dispositivo di carico che un MOS a svuotamento, mentre il numero di driver varia in base alla specifica colonna. Questa osservazione ci fa gi intuire che se ogni riga contiene un dato espresso in 6 , la presenza o l'assenza di un driver all'incrocio tra la riga e ciascuna colonna
serve ad indicare se la cella di memoria contiene uno zero oppure un uno. Trattandosi di uno schema a
NOR, possiamo gi anticipare che la presenza di un driver indice dell'immagazzinamento di un valore logico basso in una certa locazione, mentre l'assenza rappresenta un valore logico alto. Avremo modo di dimostrare questa affermazione.
Cerchiamo ora di capire per quale ragione la struttura presentata detta a NOR. I MOS pilota di ogni colonna sono fra di loro in parallelo e ci contribuisce ad assimilare il MOS a svuotamento, corredato dell'insieme dei MOS driver, ad una porta NOR in logica EDMOS.
Quando si intende leggere un dato dalla memoria bisogna innanzitutto individuare una ed una sola riga.
I MOS driver di tutte le righe hanno i Gate collegati ad una stessa linea elettrica, i Source sono a massa ed i
Drain sono allo stesso potenziale della colonna. Abbiamo detto che i transistori che compaiono rappresentano degli zeri e quindi per attivare una data riga e ricevere in uscita gli zeri che contiene bisogner accendere i transistori. L'accensione avviene ponendo la linea elettrica della riga d'interesse al potenziale rappresentante il livello logico alto ossia
(in questo modo l'uscita della NOR della colonna, contenente il transistore, bassa).
Supponiamo di attivare la prima riga. La linea
avr quindi ingresso
e le altre due . Tutti i driver
della riga
sono accesi, mentre quelli delle righe
e 3 sono spenti. Ogni colonna, dove compaiono almeno due transistori, pu essere associata ad una NOR. Quando in una NOR almeno un driver del parallelo
acceso l'uscita bassa e perci la prima la seconda, la quarta e la sesta colonna della riga 1 contengono
valore logico .a terza e la quinta colonna sono invece assimilabili all'uscita di una NOR in cui tutti i transistori in parallelo sono spenti e perci contengono il valore logico alto.
In seguito presentata una tabella che sintetizza le uscite della memoria a seconda della riga selezionata.
Nell'ultima riga della tabella compare l'uscita che si avrebbe se si
attivassero contemporaneamente la prima e la seconda riga. In
realt, quando si esegue un accesso alla memoria, proibito selezionare pi di una riga. La motivazione di questo impedimento non
di natura elettrica. Infatti se accendessimo pi di una riga, collegheremmo alcune colonne all'uscita di una NOR con pi transistori
paralleli accesi. La situazione appena illustrata non assolutamente problematica in quanto rende il livello logico basso pi piccolo
della tensione residua . La reale motivazione di questa deprecazione sta nella volont di evitare delle
ambiguit che nascerebbero se non si garantisse la cosiddetta univocit dell'uscita. Non si desidera cio
che coppie differenti di righe, ad esempio la prima e la seconda e la prima e la quinta, producano in uscita
lo stesso risultato.
Soffermiamoci brevemente sugli inconvenienti di un modello di memoria come quello appena illustrato.
Sappiamo che in tecnologia EDMOS per avere buone caratteristiche dinamiche
deve assumere un valore elevato e che, per rendere soddisfacenti le prestazioni statiche, il rapporto
re all'unit. Tutto ci porta ad un livello d'integrazione poco elevato. Il core della ROM costituito da MOS
driver, i quali non possono avere un fattore di forma
troppo grande altrimenti la memoria occuperebbe molto spazio nel calcolatore. Il fattore di forma ideale che ci permette di realizzare un transistore,
per ogni bit, di dimensione pari ad un solo quadratino. Se volessimo ottenere prestazioni statiche dignitose,
dovrebbe essere pari a 9 e quindi il fattore di forma di ogni carico (uno per colonna) dovrebbero esAppunti Circuiti Digitali - Unisa
115
sere 9. Per il
, indicando sempre con un quadratino l'unit di misura, ci vorrebbero ben 9 quadratini. Se da un lato vero che c' un solo load per colonna, dall'altro bisogna considerare che le colonne
che costituiscono il core sono numerose e quindi dimensionere in questo modo i transistori di carico non
conviene. Si deve optare per un rapporto
dei load con fattore di forma 9 non solo la limitazione del numero di colonne del core, ma anche un rallentamento della memoria, ricordiamo in effetti che se
assume un valore esiguo il tempo di salita
aumenta e quindi anche il time propagation delay.
palese dunque che la riduzione di dimensione dei driver e dei load va a discapito delle prestazioni sia statiche che dinamiche, come gi annunciato.
Se si sceglie come obiettivo prioritario il perseguimento del massimo livello d'integrazione possibile, i transistori saranno di piccole dimensioni. Siccome la pendenza della caratteristica di
che
e dato
modesto, elevata in
modulo ed i margini d'immunit ai disturbi accettabili. Il livello logico basso che inversamente proporzionale a
pieno.
Le caratteristiche statiche in conclusione non sono buone. Se le uscite della memoria venissero prelevate
cos come sono non verrebbero rispettate le specifiche della famiglia logica d'appartenenza e perci ovviamo all'inconveniente attraverso il blocco per la lettura e la scrittura.
Questo blocco funzionale si occupa di stabilire quale operazione eseguire su di una certa locazione di memoria ed inoltre rigenera il livelli logici. Nella ROM il circuito di lettura e scrittura dal punto di vista logico
superfluo, visto che questo tipo di memoria consente solo la lettura, ma come abbiamo evidenziato, esso
importantissimo dal punto di vista elettrico.
116
e ci contribuisce ad assimilare il MOS a svuotamento, corredato dell'insieme dei MOS driver, ad una porta
NAND in logica EDMOS.
Quando si intende leggere un dato dalla memoria bisogna innanzitutto individuare una ed una sola riga.
I MOS driver di ogni riga hanno i Gate collegati ad una stessa linea elettrica, i Source ed i Drain, di ciascuno
di essi, sono fatti corrispondere rispettivamente al Source e al Drain dei dispositivi che li precedono e seguono nel collegamento in serie. Il valore di ogni bit di una riga prelevato dal Drain del dispositivo in cima
alla serie di transistori di una data colonna.
Abbiamo detto che i transistori che compaiono rappresentano dei valori logici alti e quindi per attivare una
data riga e ricevere in uscita gli uno che contiene bisogner spegnere i transistori. Lo spegnimento dei driver della riga scelta avviene ponendo la linea elettrica della riga d'interesse al potenziale rappresentante il
livello logico basso ossia (in questo modo l'uscita della NAND della colonna, contenente il transistore,
alta perch la serie non conduce).
Quando abbiamo trattato le espansioni logiche in tecnologia EDMOS stato possibile percepire un miglior
funzionamento della porta NOR rispetto alla NAND della stessa famiglia. La NOR effettivamente non aveva
n malfunzionamenti causati dall'effetto body n un fan in limitato. La NAND invece presentava un massimo fan in di 3 ed un effetto body che si faceva sentire sempre pi all'aumentare delle porte collegate in serie, al punto tale da provocare errori nei livelli logici d'uscita. In figura il rispetto del limite del fan in della
NAND solo apparente: l'illustrazione fa riferimento ad una porzione di memoria di piccolissime dimensioni
e di carattere esemplificativo, ma di utilit nulla nella pratica. intuitivo dedurre perci che questo schema
della ROM, pi del precedente, avr bisogno di un meccanismo per la rigenerazione dei livelli logici per
adeguarlo alle specifiche della famiglia logica EDMOS.
In seguito presentata una tabella che sintetizza le uscite della memoria a seconda della riga selezionata.
L'obbligo di non selezionare pi di una riga vige anche in questa situazione al fine
di evitare la non univocit dell'uscita.
Anche quando adottiamo una struttura della ROM a NAND scegliamo come parametro di qualit prioritario il livello d'integrazione. I MOS driver sono realizzati con
un fattore di forma unitario ed il rapporto
blemi gi enumerati per la struttura a NOR, si presenta un ulteriore allontanamento dalle condizioni nominali di funzionamento. Quando sono accesi tutti gli
transistori di una stessa colonna (il che comporta uscita bassa) la conducibilit del transistore, equivalente
alla serie, diventa
inversamente proporzionale a
se diminuisce
117
in termini di fan-in, caratterizzata da un livello logico basso minore di quello nominale, che decresce
all'aumentare dei MOS driver collegati in parallelo. Sia la NOR che la NAND allora si discostano dai parametri nominali, caratteristici della famiglia logica a cui afferiscono. Il livello d'integrazione della struttura a
NOR, a parit di livello d'integrazione, peggiore rispetto a quello della NAND e ci si deve alle metallizzazioni aggiuntive per i collegamenti a massa, che devono essere isolati dal resto del circuito. La NAND per,
seppure priva di metallizzazioni addizionali, soffre di effetto body il quale aumenta la tensione di soglia e
riduce la
del primo driver della serie con il rischio di spegnimenti indesiderati del collegamento dei MOS
driver. Quando si sceglie la struttura a NAND si deve cercare di diminuire il coefficiente di effetto body per
non avere una tensione di soglia troppo elevata che pregiudichi l'accensione dei driver.
Proviamo a condurre la comparazione da un punto di vista dinamico. Per quanto riguarda la struttura a
NOR la riga selezionata con un livello logico alto
che accende il transistore del parallelo relativo a
quella riga. A causa dell'accensione la tensione in uscita si porta a attraverso la scarica di un condensatore. Il tempo di scarica del condensatore approssimabile al fall-time. Nella struttura a NAND, invece, la selezione della riga avviene mediante un livello logico basso che spegne il transistore della serie, relativo a
quella riga. Tale spegnimento determina che la tensione in uscita sale fino al valore
mediante la carica
di un condensatore. Il tempo di carica del condensatore approssimabile al rise-time. Abbiamo constatato,
durante lo studio delle famiglie logiche, che l'EDMOS, quando il rapporto
maggiore dell'unit, ha
un tempo di discesa decisamente inferiore a quello di salita, al punto tale da poter essere trascurato. Ci
non pi vero, nel complesso, se
load, pressoch uguale. Il transitorio di discesa della struttura a NOR invece pi repentino di quello della
struttura a NAND. Nella NOR infatti la scarica del condensatore avviene attraverso un solo driver, mentre
nella NAND attraverso la serie dei driver che occupano la stessa colonna. La serie dei MOS d luogo ad una
conducibilit che pari a quella del singolo transistore diviso il numero di componenti; se
si riduce
la corrente attraverso cui avverr la scarica sar minore ed il transitorio di discesa diventer pi lungo.
Il tempo d'accesso della memoria a NOR minore del tempo d'acceso della memoria a NAND.
La NAND, oltre ad essere pi lenta, pi difficile da programmare. Programmare la ROM, sulla base di
quanto visto, equivale ad inserire o meno, in corrispondenza di una cella, un transistore. Il procedimento di
programmazione della ROM consiste, nello specifico, nel porre ad ogni incrocio tra riga e colonna un transistore; se si desidera che un dato MOS non sia visibile basta non collegare la colonna al Drain o non collegare la riga al Gate. Un'alternativa al mancato collegamento della riga, al Gate di un MOS, si basa sul non realizzare il Gate del dispositivo in questione.
Quando si programma la ROM su tutta la riga si creano delle strutture di base pre-lavorate del transistore
omettendo le metallizzazioni. Queste ultime sono aggiunte solo laddove si vuole che il MOS compaia a seconda delle specifiche del customer.
La NAND pi complicata da programmare perch per memorizzare uno zero bisogna togliere il transistore, ma non si pu non collegare la riga al Gate altrimenti si interrompe anche il collegamento con gli altri
MOS della colonna. Bisogna allora cortocircuitare Drane e Source del MOS che sono posti due livelli differenti, e questo comporta una difficolt.
Anche nella NOR l'aggiunta del collegamento a massa prevede di lavorare su livelli differenti, ma il processo
in questo caso comunque pi agevole.
ZeePpe
118
119
120
, se
dal numero dei MOS della serie. Se notevolmente incrementato potrebbe determinare l'accensione indesiderata dei MOS della riga. Il progetto della memoria quindi estremamente delicato specialmente se si
considera che, se il fattore di forma dei driver piccolo, si parte gi da una tensione residua abbastanza
elevata.
Il nostro scopo quello di progettare una memoria con un alto livello d'integrazione (quindi con transistori
di piccole dimensioni), ma al contempo vogliamo che il funzionamento sia corretto. che compare nello
schema, quindi , non indica una tensione di circa
ossia la tensione residua, ma simboleggia semplicemente una differenza di potenziale minore di in modo da assicurare che non si accendano erroneamente i transistori. Un tale valore di tensione garantisce che non si verifichino comportamenti anomali del
dispositivo.
Supponiamo che l'indirizzo sia 000 e ispezioniamo il disegno circuitale per capire qual la riga selezionata.
Verr selezionata esclusivamente la riga i cui transistori pilota sono tutti accesi, in modo che l'uscita della
NAND associabile alla riga sia bassa. Se il bit
basso tutti i transistori che lo ricevono in ingresso sono
spenti e le righe su cui sono posizionati non verranno selezionate perch la loro tensione
. Escludiamo
quindi la prima, la terza, la quinta e la settima riga. Saranno spenti anche i MOS driver che ricevono in ingresso
e 3 poich entrambi sono ancora bassi e perci le righe a cui sono collegati e cio la seconda e
la sesta (collegate a ) e la quarta(collegata ad 3 ) non vengono attivate. L'unica linea elettrica con uscita
l'ottava e corrisponde alla riga selezionata dall'indirizzo 000. La riga numero 8 dunque la meno significativa.
121
Decodificatore di colonna
Tramite un indirizzo ed il decodificatore di riga si individua una locazione del core il cui contenuto deve essere letto oppure scritto. Non sempre per si interessati al dato memorizzato nell'intera riga e potrebbe
essere necessario leggere solo i valori di un ristretto numero di colonne che intersecano la riga selezionata.
A tal fine si adopera un decoder di colonna. La scelta del decodificatore, questa volta, non univoca in
quanto il numero di colonne in output non fisso.
Un esempio di dispositivo per la selezione delle colonne mostrato in basso.
Lo schema pu riferirsi sia ad
un decodificatore di colonna
di una memoria a NOR che a
quello di un core a NAND.
Nella struttura a NAND i dati
sono prelevati immediatamente sotto al carico, mentre
nella struttura a NOR in basso.
Per ogni colonna previsto un
transistore MOS il cui Gate
collegato all'uscita di una porta NOR. L'ingresso delle NOR prodotto da un' apposita logica di controllo che
fa in modo, ricevuto l'indirizzo di colonna, che solo alcune delle
porte NOR abbiano uscita alta, a seconda delle colonne da selezionare. Per fare ci tutti gli input delle NOR accoppiate alle colonne da selezionare
devono assumere valore logico basso.
Se sul Gate del MOS di una specifica colonna c' il livello logico alto
il transistore acceso e lavora in
triodo, comportandosi come un interruttore chiuso a meno della sua
. Con ci si intende che l'uscita
.
Se l'uscita del MOS che serve per attivare la colonna l'input del Gate di un transistore a monte, a regime,
la corrente di Drain, che anche di Gate, nulla.
Siccome siamo in zona triodo
e la soluzione di questa equazione
. Ci comporta l'assenza di caduta di tensione.
Il MOS con tensione di Gate
si comporta esattamente come un cortocircuito visto che, essendo
, l'uscita uguale all'ingresso quindi
.
Questo decodificatore di colonna elementare, ma allo stesso tempo sconveniente dal punto di vista del
livello d'integrazione. Ogni colonna, infatti, presenta un interruttore pilotato dall'uscita di una NOR che ha
ZeePpe
122
tanti ingressi quante sono le colonne ( ). A ciascun ingresso della porta logica corrisponde un transistore
e maggiore il numero delle colonne tanto pi grande sar la porta NOR di cui bisogna dotare il decodificatore.
Una struttura alternativa del decodificatore di colonna quella ad albero mostrato nella prossima figura.
Il decoder riceve un ingresso di colonna di 3 bit, etichettati con , , 3 ed adatto ad una memoria con
8 colonne.
Lo schema presentato strutturato in modo che
selezioni le colonne dispari e le quattro colonne pari. I bit
e 3 , spegnendo o accendendo i transistori a cui sono inoltrati, creano un cammino di MOS in serie per portare in uscita il valore della colonna da attivare. Precisamente
seleziona quattro delle otto colonne della memoria,
ne
elimina due tra le quattro rimanenti ed infine 3 ci permette di eseguire una scelta
tra le due ultime colonne
candidate ad essere selezionate.
Vediamo un esempio pratico
del suo funzionamento. Se volessimo prelevare l'uscita della colonna dovremmo far s
che siano accesi i soli MOS
della serie che ne portano il
valore in uscita. Visionando il
disegno, banalmente, risulta
che l'ingresso atto a selezionare 3
cio
.
Anche in questo schema circuitale le duplici porte NOT servono per il ripristino dei valori logici a fini prestazionali.
Il circuito consta di 26 transistori che sono sicuramente meno di quelli dello schema precedente. La struttura ad albero decisamente pi compatta. Il difetto che si pu riscontrare in ambedue i decodificatori di colonna esaminati la necessit di un circuito di lettura e scrittura.
Analizziamo dapprima la situazione in cui verte la pi semplice forma di decoder di colonna. Se la colonna
selezionata il MOS accesso sar il secondo in figura. La sua uscita non sar per
, ma potr essere
al massimo
. Per essere acceso, in effetti, il transistore deve avere una
, ma
. L'uscita della colonna la tensione di source ovvero .
significa che
.
Questo problema caratterizza anche l'ultimo MOS della struttura ad albero, collegato all'uscita. Rinunciare
allo swing logico pieno impensabile se si parte dal presupposto che i dati estrapolati dalla memoria dovranno essere elaborati dal processore. L'unit di elaborazione, infatti, deve essere in grado di interpretare
istruzioni e dati caricati dalla memoria in maniera non ambigua. Per questo motivo bisogna essere forniti di
un blocco funzionale per il ripristino dei valori logici ossia di un amplificatore di lettura e scrittura.
123
Amplificatore di lettura
L' immagine raffigura il circuito di
un amplificatore di lettura in logica EDMOS.
Il transistore
fa parte del core
della ROM, mentre
l'ultimo
MOS del decodificatore di colonna nello schema ad albero o equivalentemente il transistor il cui
Gate riceve l'uscita di una NOR
nel modello semplificato.
Nel punto compare l'uscita
della colonna. Accanto a
e
sono scritti i fattori di forma.
ha un fattore di forma 5 5,
mentre
ha fattore di forma
5 5.
Dal punto in poi comincia il
circuito dell'amplificatore.
L'uscita di tutto il circuito in corrispondenza del punto .
Se dalla memoria si legge un nel punto deve esserci un livello di tensione alto , ad esempio 5
,
se invece si legge uno deve esserci una tensione bassa , ad esempio 3
.
Nel punto e nel punto sono collegate due capacit:
e .
Nell'esempio il core a NOR e lo si comprende dal collegamento del source di
a massa. In una struttura
della memoria a NOR il Drain dei MOS allo stesso potenziale della colonna ed il Gate fatto corrispondere
alla riga.
una capacit che tiene conto di tutti i transistori della colonna percepiti da
e perci
molto elevata.
Il punto l'uscita del decodificatore di colonna ed in esso si percepiscono gli effetti reattivi di tutte le
strutture che vanno a decodificare la colonna. Gli effetti reattivi sono schematizzabili attraverso la capacit
. Nella struttura ad albero la capacit dovuta a tutti i MOS che costituiscono lo schema. Anche in tale
circostanza si in presenza di una capacit decisamente alta.
Per far variare velocemente le tensioni nei punti e bisogna caricare e scaricare rapidamente i due
condensatori. Essendo le capacit molto alte i tempi di carica sono lunghi a meno che non si ricorra ad una
corrente particolarmente intensa. Ci equivale a rendere
e
fortemente conduttivi.
Come ricordiamo, la conducibilit di un MOS ammonta a
e di conseguenza un transistore
124
Quando c' l'amplificatore di lettura, sia nella struttura del core a NOR che in quella a NAND, manca il dispositivo di carico. Il ruolo di quella parte del circuito infatti svolto dall'amplificatore.
un dispositivo a svuotamento e serve a fornire corrente al transistore 3 che fa s che una piccola differenza di tensione nel punto venga portata nel punto ad un livello pi alto.
Questo amplificatore statico perch pu funzionare anche a frequenza zero. In precedenza abbiamo esaminato un circuito dinamico (flip flop D) ed abbiamo visto che la peculiarit di tali circuiti sta nel fatto che il
clock serve non solo a far cambiare lo stato, ma anche a rinfrescare la tensione della capacit d'ingresso del
primo driver della porta NOT. Questo circuito invece non necessita di questa funzionalit.
La tensione nel punto sar al massimo la tensione nel punto a cui si sottrae la
del transistore
3.
3
e allora
. La
e perci
Essendo nulla la caduta di tensione tra il Drain ed il Source del MOS 4, il potenziale nel punto proprio
.
In tale nodo stato dunque ristabilito il livello logico alto.
Vediamo se si pu ristabilire anche il livello logico basso. Quest'ultimo compare in corrispondenza del nodo
se tutti i transistori della serie a valle sono accesi. 3 sempre acceso perch dipende dalla tensione
del nodo ,
acceso solo se si vuole selezionare la colonna in esame ed
acceso se stata selezionata la riga in cui il transistore posto. La tensione nel punto si ottiene questa volta dalle seguenti
relazioni:
3
La tensione
dipende dunque dalle
dei MOS in serie. Ci aspettiamo che quando i tre MOS sono accesi la loro
sia piccola.
per inversamente proporzionale ai fattori di forma. Nell'esempio
,
e 3
. La
maggiore tra le tre sar quella del MOS con il fattore di forma minore
ossia quella di. Se partiamo da un valore di
pari a 5 i transistori 6 e 7 i cui fattori di forma sono
e 5 fanno s che nel punto ci sia una tensione di
.
Appunti Circuiti Digitali - Unisa
125
ATTENZIONE:
6e
l'uscita non
!!!
Con un livello logico alto di 5 , il livello logico basso deve essere di 8 . Tale valore di tensione nasce dal
3
fatto che quando
spento nel punto c' una tensione pari al massimo a
a cui si sottrae la
.
Vogliamo che
Siccome
allora
quella di triodo (
).
Con questi fattori di forma e valori di tensioni si ottiene nel punto un livello logico basso di 8.
Nel punto la differenza tra il livello logico alto e quello basso 5
, nel punto invece
5
8
e quindi abbiamo gi recuperato il livello logico alto.
Non abbiamo ancora recuperato il livello logico basso e perci utilizziamo le coppie 8 e 9. 8 e 9 non
costituiscono una porta NOT perch 9 non funge da carico sul Drain, bens sul Source. 8 e 9 servono a
traslare i livelli. Se nel punto c' un livello logico alto di 5
ed uno basso di 8
, nel punto
abbiamo un livello logico basso di 5
ed un livello logico alto di 3
.
8 e 9 spostano verso il basso lo swing del punto . Il livello logico basso vicino agli 3
che volevamo ottenere, ma lo stesso non vale per quello alto che ridotto notevolmente.
e
formano una porta logica NOT in tecnologia EDMOS. Quando nel punto c' una tensione di
5
sicuramente spento ed in uscita ci sar
; quando invece nel punto c' 3
bisogna progettare per
e
un rapporto tra i fattori di forma in modo da avere una tensione d'uscita
bassa di 3
con un ingresso 3
, non di 5
. Il rapporto tra i fattori di forma deve essere pi
alto perch al suo aumentare, in logica EDMOS, diminuisce il livello logico basso. A parit di tensione d'uscita il rapporto
dell'invertitore, costituito da
te.
Ricapitoliamo...
I tre transistori
e
, con
ed un
ZeePpe
126
127
128
si accede il suo contenuto resta immutato. Supponiamo che nella cella sia memorizzato un , ovvero che
sia spento e
acceso. Le coppie
6e
5, come gi evidenziato, si comportano come
degli invertitori. Se
acceso, l'uscita della porta NOT, costituita da
6, bassa e deve essere tale
da non accendere
. Si ottiene il comportamento desiderato progettando accuratamente il rapporto tra i
fattori di forma
129
Ad essa si supplir poi mediante un amplificatore di lettura e scrittura.
3
Il Gate di
acceso perch preleva l'ingresso dal punto in cui c' la tensione
la quale
maggiore di 3
(alta).
I transistori
e
sono fra di loro in serie e dunque la tensione si ripartisce tra
e
. Affinch
si legga un
deve essere spento e perci la sua tensione di Gate, che quella del punto , deve essere bassa (all'incirca 75
).
Sappiamo che la
di un transistore inversamente proporzionale alla sua conducibilit. Per rendere
di circa 75
dobbiamo stabilire che
3
. Questa scelta dei fattori di forma determina che
3 volte pi grande di
. Precisamente di rappresenta la tensione
e di
, invece, la tensione
.
Gli 75
del punto non sono sufficienti ad accendere
e perci l'uno resta memorizzato.
Su la tensione, per effetto della conduzione di 3, si alza di 5
diventando 3 5
. Su , invece
c' una tensione di poco meno di 3
. Lo zero distinto dall'uno per una differenza di potenziale di solo
mezzo volt.
Supponiamo ora di leggere uno 0, questa situazione equivale ad avere
acceso e
spento. Nel punto
3
e nel punto del circuito ci saranno valori di tensione pari rispettivamente a
e
.
Siccome ci accingiamo a leggere uno ci aspettiamo su una tensione un po' pi piccola di 3
e su
una tensione un po' pi grande di 3
.
Il Gate di
acceso perch preleva l'ingresso dal punto in cui c' la tensione
la quale
maggiore di 3
. I transistori
e 3 sono fra di loro in serie e dunque la tensione si ripartisce tra
3
e
. Affinch si legga uno
deve essere spento e perci la sua tensione di Gate, che quella del
punto , deve essere bassa (all'incirca 75
).
Per rendere
di circa 75
dobbiamo stabilire che
3 3 . Questa scelta dei fattori di
3
forma determina che
3 volte pi grande di
. Precisamente di rappresenta la tensione
3
e di , invece, la tensione
.
Gli 75
del punto non sono sufficienti ad accendere
e perci lo zero resta memorizzato. Su
la tensione, per effetto della conduzione di
, si alza di 5
diventando 3 5
. Su , invece c' una
tensione di poco meno di 3
. Lo zero distinto dall'uno per una differenza di potenziale di solo mezzo
volt.
Sottolineiamo infine che
3
3
e
e
e
3
3
ZeePpe
130
Il circuito e quello mostrato nella prossima immagine.
7 e 8 sono due NMOS i cui Gate
sono cortocircuitati con i Drain e perci
sono sempre accesi e operano in zona
pinch off. Un transistore MOS a canale
N, infatti, lavora in regione di saturazione se
relazione che
vale in questo caso visto che
.
Questi due transistori fanno in modo
che
3
quando si attua
una lettura.
Gli ingressi del circuito sono due e rappresentano gli input di una porta NOR:
(che il dato) e che il segnale di
lettura. invece il segnale di scrittura.
Il transistore, etichettato con
, fa parte del decodificatore di colonna con porta NOR di cui abbiamo gi
esaminato il funzionamento.
Per leggere un bit della memoria il segnale deve essere alto e ci implica che l'uscita della NOR in ingresso bassa. L'uscita della NOR con ingressi e
:
Se
le uscite di tutte e due le NOR sono basse.
3e
sono spenti e
ste da 7 e 8.
7 e 8 servono ad imporre, quando si vuole attuare una lettura, che e siano 3
in corrispondenza dei source di M7 e 8. Siccome questi due transistori sono accesi:
sono impoe
sono
Se si sceglie
e
5
si ottiene che
3
e
3
.
Se nella RAM memorizzato un 1 ci aspettiamo che sia 3 5
e sia lievemente minore di 3
.
e stanno sui gate di 9 e
. Nel caso ipotizzato allora 9 acceso e
spento. 9 e
stabiliscono il percorso che compie la corrente.
Quando si legge il bit di una colonna, i MOS
3e
sono spenti e perci la corrente dei MOS
e
confluisce nel transistore 9 se il dato letto , altrimenti in
.
Al circuito su riportato deve essere aggiunto un dispositivo che, a seconda di quale tra 9 e
acceso,
riporta in uscita
oppure . Nella prossima figura riportata la struttura di un tale circuito.
Esso costituito da tre blocchi: un amplificatore, un traslatore di livello ed uno stadio pilota di uscita.
L'amplificatore consta di due porte NOT, in tecnologia EDMOS, con ingresso di
, le cui uscite sono le
tensioni di Gate dei MOS
9e
facenti parte del traslatore di livello. Il compito dell'amplificatore
rendere maggiore la differenza tra il livello logico alto e quello basso, che di solo mezzo volt, portandola,
ad esempio, a 3
. Ricordiamo, infatti, che prima dell'amplificazione lo zero simboleggiato da un poAppunti Circuiti Digitali - Unisa
131
tenziale di 3
e l'uno da una tensione di 3 5
.
Il traslatore di livello si occupa di traslare verso il basso i livelli di tensione, in modo da avere una tensione
bassa di circa 3
.
Lo stadio pilota d'uscita composto da due
invertitori, collegati in cascata, i quali quando l'ingresso 3
producono un uscita
bassa di
, mentre quando
35
rigenerano l'uscita alta facendola
risultare di 5
(
).
Questa porzione del circuito compare anche
nella ROM ed ha in sostanza le stesse funzioni. La parte addizionale che tipica di una
RAM quella descritta precedentemente, la
quale fondamentale per stabilire quale
operazione debba essere svolta sulla singola
cella di memoria.
Cerchiamo ora di capire come viene eseguita la scrittura di un dato nella RAM.
Per determinare un accesso in scrittura, il segnale deve essere posto pari a . Ci significa che le uscite
delle due porte NOR dipendono dal secondo dei due ingressi.
Se
,
acceso. La tensione 3
che si pu reputare un livello logico basso di tensione, mentre
3
. Ne consegue che l'uscita alta nonostante il dato in ingresso sia basso.
Se
,
, mentre l'uscita della seconda NOR, ossia , .
spento, mentre
3 ac3
ceso. La tensione
3
che si pu reputare un livello logico basso di tensione, mentre
3
.
RAM dinamiche
Le RAM trattate finora sono statiche visto che l'informazione immagazzinata persistente. In pratica si pu
asserire che il circuito funziona a frequenza zero. Lo svantaggio di una tale configurazione sta nel numero di
transistori per cella, che sei. I requisiti sul livello d'integrazione non trovano soddisfacimento.
Le RAM dinamiche ci permettono di esplicare le stesse funzionalit con un numero di dispositivi MOS pi
esiguo, cio 3, a cui si aggiunge un condensatore. In realt pi che di un condensatore si pu parlare di una
capacit che sintetizza gli effetti di perdita del transistore, che nello schema della RAM statica, era stato indicato con M1.
Il problema di questo circuito che il valore immagazzinato nella cella si traduce in una tensione (
o )
ai capi di . Siccome
non un condensatore ideale, ad esso collegata una resistenza in parallelo che,
per effetto della dissipazione d'energia, fa decrescere lentamente la tensione ai terminali di
Ci causa
di un'alterazione del dato memorizzato. dunque fondamentale rinfrescare il dato contenuto nelle locazioni di memoria periodicamente.
Un'ulteriore differenza di questo modello, comparato a quello della RAM statica, sta nella presenza di due
linee: una per la lettura ed un'altra per la scrittura. Lo scopo evitare che il condensatore si scarichi quando
si legge il dato. inoltre possibile notare l'esistenza di un clock di precarica. Nella RAM statica era sufficienZeePpe
132
te un solo clock per leggere o scrivere il dato, nella RAM dinamica invece ad esso si aggiunge un clock per la
precarica.
Nella fase di precarica si attivano
e
. Quando i due transistori sono accesi, le
linee elettriche
e
, indipendentemente dall'operazione da attuare, riportano
una tensione uguale a
.
Quando la tensione di precarica passa da
a ,
e
restano uguali a
perch le due linee (ingresso ed uscita) sono
relative a numerose celle. come se a
e
fossero collegate a delle capacit talmente elevate da impiegare molto tempo
per scaricarsi.
IMPORTANTE: prima di eseguire sia l'operazione di lettura che quella di scrittura ci deve
essere sempre un ciclo di precarica in modo
da portare
e
a
.
Supponiamo di voler memorizzare un uno
nella cella di memoria RAM. Per eseguire una
scrittura si deve imporre che
e
. Il transistore 3 si accende in virt del livello alto di tensione al suo ingresso. Ricordiamo che un transistore si comporta a tutti gli effetti
come un interruttore e perci se
allora lo sar anche la tensione ai capi del condensatore
. La carica del condensatore alla tensione
equivale ad immagazzinare un uno nella cella.
Supponiamo poi di voler memorizzare uno zero. Per eseguire una scrittura si deve imporre nuovamente che
e
. Il transistore 3 si accende in virt del livello alto di tensione al suo ingresso e perci, a condizione di portare la tensione di
da
a , tramite un apposito dispositivo MOS, la tensione ai capi del condensatore
sar . La carica del condensatore alla tensione equivale ad immagazzinare uno zero nella cella.
Per quanto riguarda invece la lettura del dato, il procedimento il seguente. Innanzitutto si mette in atto la
precarica affinch le due linee
e
abbiano tensione
. La precarica richiede un intero ciclo di
clock.
Supponiamo di leggere un uno dalla cella di memoria RAM. Per eseguire una lettura si deve imporre che
e
. Il transistore
si accende in virt del livello alto di tensione al suo ingresso. Ricordiamo che dire che nella locazione di memoria c' un uno significa che la tensione alle estremit di
alta.
allora acceso e la tensione
.
allora
.
Supponiamo poi di leggere uno zero. Per eseguire una lettura si deve imporre nuovamente che
e
. Il transistore
si accende in virt del livello alto di tensione al suo ingresso. Ricordiamo che dire che nella locazione di memoria c' uno zero significa che la tensione alle estremit di
bassa.
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tende a scaricarsi a causa delle perdite del circuito, ma il tempo di scarica relativamente lungo. Esso
ammonta a qualche millisecondo (circa 4). Una conseguenza della riduzione di
nel tempo la necessit
di rinfrescare la memoria. La procedura la seguente: il dato viene letto, invertito e riscritto. Il refresh
pertanto la combinazione di una lettura e di una scrittura da eseguire ogni 4 millisecondi.
Lo swing logico varia da a 3
e quindi si necessita, anche in questo modello, di un circuito per il ripristino dei valori logici.