LABORATORIO DE ELECTRONICA

DIGITAL 1

DE CIRCUITOS LOGICOS

PRACTICA
2: COMPUERTAS E IMPLEMENTACION

REPORTE

PRESENTADO POR:
ELIANA ORTIZ COLORADO 1088325962
WILSON DAVID BUITRAGO CEBALLOS 1088317968

CHRISTIAN DAVID QUINTERO GUTIERREZ

1088015219

PRESENTADO A:
RICARDO LINARES RUIZ

INGENIERIA FISICA

UNIVERSIDAD TECNOLOGICA
DE PEREIRA
29 SEPTIEMBRE 2015

1.

Introducci
on

Esta practica busca un acercamiento a la implementacion de circuitos a partir compuertas logicas.

Inicialmente se describen las tablas de verdad, distribucion de pines y smbolos de las diferentes
compuertas logicas. Luego se procede a estudiar las diferentes formas de conexion para entradas y
salidas de informacion binaria. Una vez abarcado esto, se realiza el montaje dos circuitos logicos,
se miden tiempos de propagacion y el n
umero de capas para cada uno de estos montajes y se
prosigue a comparar estos valores para determinar que montaje es mas eficiente en la realizacion
de una misma funcion.

2.
2.1.

Marco te
orico
Smbolos y tabla de verdad de las compuertas l
ogicas

En esta seccion se representan los smbolos, los diagramas circuitales y las tablas de verdad para
las diferentes compuertas logicas con el fin de familiarizarse con estas e implementarlas de manera
adecuada. 1
Compuerta AND

Figura 1: Smbolo de la compuerta logica AND

Figura 2: Diagrama circuital de la compuerta AND familia TTL

TABLA DE VERDAD AND

A B
0 0
0 1
1 0
1 1

f(A,B,C)
0
0
0
1

Tabla 1: Tabla de verdad para una compuerta AND de dos entradas.

Compuerta OR

Figura 3: Smbolo de la compuerta logica OR

Figura 4: Diagrama circuital de la compuerta OR familia TTL

TABLA DE VERDAD OR
A B
f(A,B,C)

0
0
1
1

0
1
0
1

0
1
1
1

Tabla 2: Tabla de verdad para una compuerta OR de dos entradas

Compuerta NOT

Figura 5: Smbolo de la compuerta logica NOT

Figura 6: Diagrama circuital de la compuerta NOT familia TTL

TABLA DE VERDAD NOT

A
f(A,B,C)

0
1

1
0

Tabla 3: Tabla de verdad para una compuerta NOT de dos entradas.

Compuerta NAND

Figura 7: Smbolo de la compuerta logica NAND

Figura 8: Diagrama circuital de la compuerta NAND familia TTL

TABLA DE VERDAD NAND

A B
f(A,B,C)

0
0
1
1

0
1
0
1

1
1
1
0

Tabla 4: Tabla de verdad para una compuerta NAND de dos entradas.

Compuerta NOR

Figura 9: Smbolo de la compuerta logica NOR

Figura 10: Diagrama circuital de la compuerta NOR familia TTL

TABLA DE VERDAD NOR

A B
f(A,B,C)

0
0
1
1

0
1
0
1

1
0
0
0

Tabla 5: Tabla de verdad para una compuerta NOR de dos entradas.

Compuerta XOR

Figura 11: Smbolo de la compuerta logica XOR

Figura 12: Diagrama circuital de la compuerta XOR familia CMOS

TABLA DE VERDAD XOR

A B
f(A,B,C)

0
0
1
1

0
1
0
1

0
1
1
0

Tabla 6: Tabla de verdad para una compuerta XOR de dos entradas.

Compuerta NXOR

Figura 13: Smbolo de la compuerta logica NXOR

TABLA DE VERDAD NXOR

A B
f(A,B,C)

0
0
1
1

0
1
0
1

1
0
0
1

Tabla 7: Tabla de verdad para una compuerta NXOR de dos entradas.

2.2.

Conexiones a la entrada de un circuito l

ogico.

2.2.1.

Formas de conexi
on de un Dip-Switch a la entrada de un circuito l
ogico.

En un circuito logico las variables de entrada solo pueden tomar dos valores mutuamente excluyentes (Alto-Bajo), por lo que es importante garantizar que el circuito electrico funcione en estos
valores y que no ingresen valores indeterminados o no deseados, producto del ruidon entradas no
referenciadas u otros factores. Para evitar esta situacion es necesario conectar a las entradas un
arreglo de resistencias con una configuracion determinada.Dichas resistencias generalmente toman
un valor entre 1K a 10K Dependiendo de dicha configuracion las resistencias toman el nombre
de resistencias de Pull-Up y resistencia de Pull-Down.
Resistencias de Pull-Up: Si el interruptor se encuentra abierto (ver figura 14) entonces
la entrada esta conectada a 5V a traves de la resistencia de Pull-Up por lo que la salida de
dicha configuracion sera 5V. No obstante, si el interruptor se encuentra cerrado, entonces
la lnea que va conectada a tierra ofrece un camino de menor resistencia que la linea que va
conectada a 5V por lo que el voltaje que se ofrece a la entra del circuito es practicamente 0V.
Resistencias de Pull-Down: La conexion para esta configuracion es similar, la diferencia
radica en que la resistencia ya no va conectada al voltaje de alimentacion (Vcc) si no que
se conecta entre tierra y la entrada del circuito. Cuando el interruptor esta abierto el pin
que va conectado a la entrada del circuito no queda aislado, ya que este queda referenciado
a tierra a traves de la resistencia de Pull-Down, esto evita que queden cargas almacenadas
y que la entrada del circuito logico tome un valor de 0V. Si por el contrario el interruptor
se encuentra cerrado, similar al caso anterior el camino conectado a Vcc ofrece una menor
resistencia a la circulacion de corriente por lo que la salida de esta configuracion ser
a 5V.

Figura 14: Conexion de resistencias de Pull-Up y Pull-Down e interruptor.

2.2.2.

Entradas digitales no utilizadas.

Una entrada desconectada de una compuerta TTL actua como un nivel logico Alto.No obstante no
es recomendable dejar una desconectado aquellas entradas no utilizadas. Existen diferentes formas
de conectar las salidas que no se encuentra conectadas.
Lo mas usual es conectar la entrada que no se esta utilizando a una que si se usa, esto en
correspondencia con el teorema de la idempotencia para la suma y para el producto del algebra
booleana, por lo que no afecta la funcion logica que realiza el circuito.

Figura 15: Dos entradas no utilizadas conectadas a una entrada utilizada para compuertas AND
y OR.
Otra alternativa para conectar las entradas no utilizadas es conectarlas a un estado logico alto
o bajo. Aprovechando nuevamente las propiedades del algebra booleana,con la ley de identidad del
producto para las compuertas AND y NAND, las entradas se pueden conectar a Vcc (estado l
ogico
Alto) a traves de una resistencia de 1K. Para las compuertas OR y NOR se aprovecha la ley de
la identidad para la suma por lo que se conectan las entradas no usadas a tierra.

Figura 16: Entradas no utilizadas conectadas a Vcc o a Tierra.

2.3.

Formas de conexi
on de un diodo LED a la salida de un circuito
l
ogico.
Salidas Push-Pull: Una salida push-pull es un tipo de circuito electronico que puede impulsar una corriente electrica positiva o negativa en una carga.
Para la implementacion de este tipo de salidas se utilizan un par complementario de transistores, donde un trabaja como sumidero, es decir disipando o drenando corriente desde la
carga hacia la tierra, y el otro como fuente, alimentando o suministrando corriente a la carga
desde una fuente de voltaje.

Figura 17: Configuracion Push-Pull.

Calculo de la resistencia limitadora de corriente:Como todos los elementos electr
onicos implementados de forma fsica los diodos LED poseen unos parametros de operaci
on, si
dichos parametros no se encuentran dentro de su rango de operacion el LED puede estropearse o simplemente no funcionar. Puesto que la resistencia interna que este posee es demasiado
peque
na, para garantizar que el LED trabaje dentro del rango establecido, es importante conectar una resistencia que limite el voltaje y la corriente que le ingresan al diodo.

10

Los parametros de operacion del LED estan dados por las especificaciones del fabricante y
varan seg
un su tama
no o su color. Normalmente el voltaje de entrada se encuentra entre
1.5V a 3.3V, mientras la corriente se encuentra entre 7mA a 20mA.
Para calcular el valor que debe tener la resistencia que limitara la corriente que circula a
traves del diodo es necesario utilizar la ley de Ohm V = IR de esta expresion se puede hallar
la resistencia conociendo la corriente, el voltaje de operacion del LED y el voltaje suministrado por la fuente, as:

R=

V Fuente V LED
I LED

(1)

El maximo voltaje que puede entregar una compuerta de logica 5V es precisamente un valor
algo inferior a este, con un Voltaje de operacion de un LED Standard 1.5 y una con una
corriente de 8mA se obtiene una resistencia, cuyo valor comercial mas aproximado es de 470

2.4.

Salida en colector abierto.

Una compuerta con colector abierto es un tipo de compuerta en la que el transistor de salida no
posee una resistencia el colector, es decir se encuentra abierta, por lo que se debe incluir una
resistencia de carga de manera externa al circuito para que este nos proporcione un valor l
ogico
Alto (Resistencia de Pull-Up). La importancia de esto esta en el hecho de que el usuario puede
establecer tanto la tension de salida para el nivel logico Alto como el valor de esta resistencia seg
un
su aplicacion.

Figura 18: Circuito inversor con salida en colector abierto.

11

El smbolo estandar que designa la salida en colector abierto para un inversor es:

Figura 19: Simbolo de colector abierto en un inversor.

Algunas referencias para compuerta en colector abierto son:ECG74H01, ECG7405 ECG74LS09,
74S86, DM7417.

2.5.

N
umero de capas y tiempo de propagaci
on de una compuerta
l
ogica.

El n
umero de capas de circuito logico estan relacionadas con el n
umero de compuertas que debe
atravesar la informacion por una lnea determinada desde la fuente hasta la salida del circuito.
Como se ha dicho anteriormente las compuertas logicas al ser de caracter no ideal en la pr
actica,
la informacion no se puede transmitir de forma instantanea, si no que las compuertas poseen un
tiempo de operacion. As pues entre cada etapa intermedia del circuito existe un retardo y la suma
de cada uno de estos es conocida como el tiempo de propagacion de la se
nal a traves del circuito.
Es evidente entonces que entre mayor n
umero de capas posea un circuito, el tiempo de propagaci
on
sera mayor. Para medir el tiempo de propagacion se determina el camino crtico del circuito, el
cual es el camino con mayor n
umero de capas, se miden los tiempos de retardo tPLH y tPHL y se
promedian ambos.

12

3.

Procedimiento
Se implemento el circuito que aparece representado en las Figuras 20 y 21.

Figura 20: Diagrama logico del circuito implementado para la primera parte de la practica.

Figura 21: Distribucion de pines del circuito implementado para la primera parte de la practica.
Posteriormente se conecto un LED a la salida del circuito logico y un DIP-SWITCH en
las entradas con el fin de conmutarlas y obtener la tabla de verdad para las 8 diferentes
combinaciones que pueden presentar las tres entradas del circuito.
Se verifico los estados logicos de cada capa intermedia y de la salida final del circuito l
ogico.
Finalmente se procedio a medir el tiempo de propagacion de la se
nal a traves del circuito.
Para esto se establecio el camino con mayor n
umero de capas, se escogieron dos estados
logicos para los cuales una entrada conectada a la lnea con mayor n
umero cambiara al igual
que la salida, mientras las otras dos entradas permanecen constante. Se midio y promedi
o los
tiempos de retardo tPLH y tPHL.

13

Se realizo el mismo procedimiento para el circuito mostrado en la Figura 22.

Figura 22: Diagrama logico del circuito implementado para la segunda parte de la practica.

Figura 23: Distribucion de pines del circuito implementado para la segunda parte de la practica.

14

4.

Resultados

Los valores logicos medidos entre cada capa y la salida del primer circuito, se encuentran registrados
en las tablas 8,9,10.

TABLA DE VERDAD

AB

1
1
1
1
0
0
0
0

1
0
1
0
1
0
1
0

0
0
0
0
0
0
1
1

1
1
0
0
1
1
0
0

Tabla 8: Tabla de verdad para la primera capa del primer circuito.

TABLA DE VERDAD
C

ABC

AC

1
0
1
0
0
0
0
0

0
0
0
0
0
0
0
1

0
0
0
0
1
1
0
0

Tabla 9: Tabla de verdad para la segunda capa del primer circuito.

TABLA DE VERDAD
d
C

d
C)(A

(A
B)

d
C)(A

(A
B)+ABC

0
1
0
1
1
1
1
1

0
0
0
0
1
1
0
0

0
0
0
0
1
1
0
1

Tabla 10: Tabla de verdad para la tercera,cuarta y quinta capa del primer circuito.

15

Los tiempos de retardo tPLH y tPHL para el circuito 1 se muestran en las Figuras 24 y 25.

Figura 24: tPLH para el circuito 1.

Figura 25: tPHL para el circuito 1.

Obteniendose un tPLH=36ns y un tPHL=40ns y un tiempo promedio en la propagacion de la
se
nal de 38ns.

16

Para el segundo circuito los resultados obtenidos, fueron los siguientes:

TABLA DE VERDAD
AC

0
0
0
0
0
1
0
1

1
1
0
0
1
1
0
0

Tabla 11: Tabla de verdad para la primera capa del segundo circuito.

TABLA DE VERDAD

AB

AC+AB

0
0
0
0
1
1
0
0

0
0
0
0
1
1
0
1

Tabla 12: Tabla de verdad para la segunda y tercera capa del segundo circuito.
Los tiempos de retardo tPLH y tPHL para el circuito 2 se muestran en las Figuras 26 y 27.

Figura 26: tPLH para el circuito 2.

17

Figura 27: tPHL para el circuito 2.

Obteniendose un tPLH=40.8ns y un tPHL=17.2ns y un tiempo promedio en la propagaci
on de la
se
nal de 38ns.

18

5.

Conclusiones
Comparando el tiempo de retardo presentado en ambos circuitos se encontro que el circuito 2,
el cual tena un menor n
umero de capas en comparacion con el circuito 1, presenta un menor
n
umero tiempo de retado. Esto era de esperarse ya como se verifico en la practica uno los
componentes fsicos de las compuertas generan tiempos de retardo que afectan la propagaci
on
de la se
nal electrica.
Se puede hallar una relacion directa entre el n
umero de capas y el tiempo de retardo de un
circuito logico. De forma aproximada puesto que no todas las compuertas tienen los mismos
tiempos de retardo, el tiempo de propagacion total de la se
nal a traves de todo el circuito es
igual al tiempo de retardo de una sola compuerta multiplicado por el n
umero de capas del
circuito.
Comparando la tabla de verdad para ambos circuitos se encuentra que a pesar de corresponder
a circuitos diferentes, realizan la misma funcion, por lo que diremos que ambos son equivalentes. No obstante es evidente que que el circuito 2 es mas optimo en cuanto a cantidad de
compuertas que utiliza siendo mas facil de implementar, mas economico y mas veloz.

19

Bibliografa
[1] Manual completo TTL
[2] Thomas L. Floyd Fundamentos de sistemas digitales,Captulo 14:Tecnologas de los circuitos
integrados.
[3] M. Morris Mano Logica digital y dise
no de computadores.

20