Departamento
Departamento de Mecatrnica
Carrera
Ingeniera en Sistemas Digitales y Robtica
Nombre del curso y clave
Sistemas Digitales Avanzados (TE2030)
Nombre del proyecto
Diseo de una Unidad Aritmtica Lgica
Elaborado por
Andrs Alonso Chaparro Espinosa A01020199
Profesor
Dr. Andrs David Garca Garca
Fecha
9 de Diciembre del 2014
Existen muchas formas de disear una ALU pero al final deben de realizar las operaciones
aritmticas y lgicas bsicas; suma, resta, multiplicacin, divisin, and, or, xor, not. El diseo aqu
presentado realiza todas las operaciones antes mencionadas, su estructura principal consiste en
un contador, un comparador, registros ,un sumador-restador y una maquina de estados que hace
funcin de controlador.
A continuacin se presenta la descripcin mediante VHDL y una imagen que representan la
entidad principal del diseo.
B
8 bits
8 bits
ZERO
4 bits
SELECTOR_IN
OVERFLOW
ALU
CARRYOUT
CLEAR
CLK
PARITY
8 bits
CONTEO
8 bits
SALIDA
8 bits
RESIDUO
8 bits
8 bits
LOOKAHEAD
SUM-REST
OVER
Cout
8 bits
Gout
Pout
Cin
ENT
START
8 bits
RESET
CONTADOR
8 BITS
8 bits
COUNT
LOAD
UP/DOWN
CLK_IN
MQUINA DE ESTADOS
Cada operacin realizada por la ALU esta controlada por una mquina de estados cuyos estados
dependen de una entrada de seleccin y una seal de reloj.
Arquitectura de la ALU
Declaracin de los
componente a utilizar
Seales
Primer proceso: describe cada uno de los registros que se utilizan, adems hace que todo el
circuito y cambios de estado dependan del flanco positivo de reloj
Reset
Registro de salida
Registro de entrada A
Registro de entrada B
ESTADO IDLE
ESTADO: SUMA
ESTADO: NOT A
ESTADO: AND
ESTADO: XOR
ESTADO: OR
ESTADO: MULTIPLICACION
SIMULACIN FUNCIONAL
MULTIPLICACION A x B: 15 x 13 = 195
A AND B = 9 AND 3 = 1:
A OR B = 3(00000011) OR 9(00001001) = 11