TECNOLGICA
NACIONAL
Tcnicas Digitales II
Ao:2008
Trabajo Prctico Nro 2: Mapeo Decodificacin
Figura 1
CS
Figura 2
UNIVERSIDAD
TECNOLGICA
NACIONAL
Tcnicas Digitales II
Ao:2008
A15
0000
A15 A13
A14 A12
CS = 0
Memoria RAM
A0-A11
A0
A11
RAM
4K
CS
Microprocesador
64K de
direccionamiento
Desde
Hasta
0 0 0 0 0 0 0 0 0 0 0 0 000h
1 1 1 1 1 1 1 1 1 1 1 1 FFFh
Memoria ROM
A11
ROM
4K
Desde
Hasta
A0
0 0 0 0 0 0 0 0 0 0 0 0 000h
1 1 1 1 1 1 1 1 1 1 1 1 FFFh
CS
A12
A15
0001
CS = 0
Figura 3
En el circuito de la Figura 3 vemos que las lneas de direccionamiento interno correspondientes a los 12 bits menos
significativos del total se comparten entre todos los dispositivos, la seleccin de una de las dos memorias la realiza
las lneas externas a travs de sendas compuertas OR de cuatro entradas.
El mapa ampliado del circuito queda formado de la siguiente manera:
Lneas de Mapeo Externa
A15
Memoria RAM
Memoria ROM
Desde
Hasta
Desde
Hasta
0
0
0
0
A11
0
0
0
0
0
0
0
0
0
0
1
1
0
1
0
1
0
1
0
1
A0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0000h
0FFFh
1000h
1FFFh
El microprocesador tendr ubicada dentro de su mapa de direcciones las dos memorias en forma consecutivas.
FFFFh
2000h
1FFFh
Mapa de 64 Kb
del
microprocesador
ROM 4K
1000h
0FFFh
RAM 4K
0000h
ROM 4K
RAM 4K
0000h
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Tcnicas Digitales II
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Trabajo Prctico Nro 2: Mapeo Decodificacin
8000h
7FFFh
4000h
3FFFh
2000h
1FFFh
0000h
Mapa Ampliado
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
00000
01FFF
RAM
8K
0
0
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
02000
03FFF
RAM
8K
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
04000
07FFF
ROM
16K
Direc. Disp
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Trabajo Prctico Nro 2: Mapeo Decodificacin
D0-D7
A13
A14
RAM 8Kb
U1A
3
U2A
A15
74LS32/SO
/CS
/RD
74LS32/SO
/WR
uP
U3A
A0-A12
3
2
74LS32/SO
U6A
U4A
RAM 8Kb
3
A0-A15
74LS32/SO
74ABT04
/CS
/RD
/WR
/WR
A0-A12
U6A
/RD
U5A
74LS32/SO
ROM 16Kb
74ABT04
/CS
U2A
/MEMRQ
/RD
3
74LS32/SO
U2A
A0-A13
3
2
74LS32/SO
Ejercicio Nro 2
Se posee un microprocesador de 8088 configurado en modo mnimo y 2 chips de memorias RAM de 8Kb con las
cuales se desea conformar un banco de 16Kb que comience en la posicin 00000h del mapa de memoria
Realizamos los mapas de Memoria Reducido y Ampliado con el circuito de decodificacin.
Mapa Reducido
FFFFFh
04000h
03FFFh
Memoria RAM 8K
02000h
01FFFh
Memoria RAM 8K
00000h
Mapa Ampliado
A19
A18
A17
A16
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
Direc.
Disp
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
00000
01FFF
RAM
8K
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
02000
03FFF
RAM
8K
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UNIVERSIDAD
TECNOLGICA
NACIONAL
19
28
17
18
37
31
30
38
39
40
35
34
27
1
20
U?
CLK
MNI/MX
NMI
INTR
INTA
HLDA
HOLD
Vcc
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
A8
A9
A10
A11
A12
A13
A14
A15
IO/M
WR
RD
ALE
TEST A16 / S3
READY A17 / S4
RESET A18 / S5
A19 / S6
DEN
DT/R
SS0
GND
GND
8088
19
1
2
3
4
5
6
7
8
9
10
10
3
4
7
8
13
14
17
18
1
11
10
2
4
6
8
11
13
15
17
1
19
10
1
11
33
32
29
36
23
24
25
26
8
7
6
5
4
3
2
22
VCC
21
11
3
4
7
8
13
14
17
18
U?C
74LS32
74LS32
U?D
16
15
14
13
12
11
10
9
9
10
12
13
OE
T/R
B0
B1
B2
B3
B4
B5
B6
B7
VCC
U?
A0
A1
A2
A3
A4
A5
A6
A7
GND
OE
LE
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
VCC
74LS245
U?
D1
D2
D3
D4
D5
D6
D7
D8
GND
74LS373
U?
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
VCC
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Y8
OE1 VCC
OE2
A1
A2
A3
A4
A5
A6
A7
A8
GND
74S244
U?
OE
LE
D1
D2
D3
D4
D5
D6
D7
D8
GND
74LS373
20
18
17
16
15
14
13
12
11
VCC
20
2
5
6
9
12
15
16
19
VCC
20
18
16
14
12
9
7
5
3
VCC
20
2
5
6
9
12
15
16
19
A16 4
A17 5
A18 1
A19 2
U?B
U?A
00000H a 01FFFH
1
2
3
A
VCC
B
C
Y0
Y1
OE1
Y2
OE2A Y3
OE2B Y4
Y5
Y6
Y7
74LS138
GND
U?
15
14
13
12
11
10
9
7
16
VCC
02000H a 03FFFH
A13
A14
A15
6
4
5
74LS32
74LS32
20
26
27
22
10
9
8
7
6
5
4
3
25
24
21
23
2
14
20
26
27
22
10
9
8
7
6
5
4
3
25
24
21
23
2
14
U?
CE1
CE2
WE
OE
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
GND
Ram 8K
U?
CE1
CE2
WE
OE
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
GND
Ram 8K
VDD
NC
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
VDD
NC
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
VCC
28
11
12
13
15
16
17
18
19
VCC
28
11
12
13
15
16
17
18
19
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Trabajo Prctico Nro 2: Mapeo Decodificacin
Ejercicio Nro 1
Se desea conectar a un microprocesador de 64Kb de direccionamiento, dos memorias una de 4Kb cuya direccin de
inicio es 3000h y otra de 2Kb, en la direccin A000h
La decodificacin deber ser completa (sin imgenes).
a) Realizar el mapa ampliado y reducido, sealando las lneas de decodificacin externas e internas.
b) Realizar el circuito decodificador completo.
Ejercicio Nro 2
Se desea conectar un microprocesador con un campo de direccionamiento de 64Kb:
Una banco de memoria ROM de 16Kb formado por CI de 4Kb en la parte baja (a partir de 0000h).
Una memoria RAM de 24Kb formada por un CI de 16Kb y un CI de 8 Kb en la parte ms alta (hasta
FFFFh).
Se deber utilizar un CI 78LS139 para el mapeo de los dos bancos.
La decodificacin deber ser completa (sin imgenes).
a) Realizar el mapa ampliado y reducido, sealando las lneas de decodificacin externas e internas.
b) Realizar el circuito decodificador completo.
Ejercicio Nro 3
Se dispone del siguiente circuito de decodificacin de cuatro memorias.
A15 A14 A13 A12 A11 A10
D0-D7
1
U?A
3
CS
1
2
74LS32
U?A
1
2
4
74LS04
U?B
6
CS
2
5
74LS32
U?A
3
CS
3
2
74LS00
U?B
3
4
74LS04
U?B
6
CS
4
5
74LS00
a) Realizar el mapa reducido y ampliado de cada memoria, con sus correspondientes imgenes.
b) Analizar cual ser el mximo tamao de cada bloque de memoria.
c) Se deber modificar el circuito para eliminar las superposiciones, para lo cual nicamente se podrn
eliminar las imgenes, pero nunca modificar las posiciones de los dispositivos en el mapa.
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Trabajo Prctico Nro 2: Mapeo Decodificacin
Ejercicio Nro 4
Se posee un microprocesador de 8088 configurado en modo mnimo, chips de memorias RAM de 32Kb y 16Kb y
ROM de 64Kb con los cuales se desea conformar los siguientes bancos:
Un banco de memoria RAM de 80K con inicio en 00000h
Un banco de memoria ROM de 64K con final en FFFFFh
Adems se desea mapear en I/O una PPI, la misma no tendr una direccin fija, se podr modificar dentro de 256
direcciones posibles modificables con un switch de 8 llaves, los bloques de memoria donde se podrn ubicar la PPI
sern de la forma 0XX0h a 0XX3h donde XX son los 8 bits modificables (de 00h a FFh)
La decodificacin deber ser completa (sin imgenes).
a) Realizar el mapa ampliado y reducido, sealando las lneas de decodificacin externas e internas.
c) Realizar el circuito decodificador completo.