educed instruction set computing

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"RISC" vuelve a dirigir aqu. Para otras aplicaciones, vea RISC (desambiguacin) .

Un Sun UltraSPARC , un microprocesador RISC

Reduccin de la informtica del conjunto de instrucciones , o RISC ( "riesgo"

pronunciado), es un diseo de CPU estrategia basada en la idea de que un sistema
simplificado conjunto de instrucciones proporciona un mayor rendimiento cuando se
combina con una arquitectura de microprocesador capaz de ejecutar esas instrucciones
usando un menor nmero de ciclos de microprocesadores por instruccin . [ 1] un equipo
basado en esta estrategia es un reducido conjunto de instrucciones de ordenador ,
tambin llamado RISC . La arquitectura opuestos se llama complejo conjunto de
instrucciones de computacin (CISC).
Varias se han hecho sugerencias respecto a una definicin precisa de RISC, pero el
concepto general es el de un sistema que utiliza un conjunto pequeo, altamente
optimizada de instrucciones, en vez de un conjunto ms verstil de instrucciones que se
encuentran a menudo en otros tipos de arquitecturas . Otro rasgo comn es que los
sistemas RISC utilizan la arquitectura de carga / almacenamiento , [2] donde la memoria se
accede normalmente slo a travs de instrucciones especficas, en lugar de acceder como
parte de otras instrucciones como complemento .
A pesar de una serie de sistemas de la dcada de 1960 y 70 han sido identificadas como
precursores de RISC, la versin moderna de las fechas de diseo en la dcada de
1980. En particular, dos proyectos en la Universidad de Stanford y la Universidad de
California, Berkeley son los ms asociados con la popularizacin de este concepto. El
diseo de Stanford pasara a ser comercializado como el xito de la arquitectura MIPS ,
mientras que de Berkeley RISC dio su nombre a todo el concepto, comercializado como
el SPARC . Otro xito de esta poca eran IBM esfuerzos 's que finalmente condujeron a
la arquitectura Power . A medida que maduraban estos proyectos, una amplia variedad de
diseos similares floreci a finales de 1980 y, especialmente, a principios de 1990, lo que
representa una fuerza importante en la estacin de trabajo Unix mercado, as
como procesadores integrados en las impresoras lser , routers y otros productos
similares.
Familias incluyen RISC DEC Alpha , AMD 29000 , ARC , ARM , Atmel AVR , Blackfin , Intel
i860 y i960 , MIPS , Motorola 88000 , PA-RISC , la energa (incluyendo PowerPC ), RISCV , SuperH , y SPARC . En el siglo 21, el uso de la arquitectura ARM procesadores
en telfonos inteligentes y computadoras tablet como los iPads y Android dispositivos
proporcionan una amplia base de usuarios de sistemas basados en RISC. Procesadores
RISC tambin se utilizan en superordenadores como el equipo K , el ms rpido en
el TOP500 lista en 2011, el segundo en la lista de 2012, y en cuarto lugar en la lista de
2013, [3] [4] y Sequoia , el ms rpido en 2012 y tercero en la lista de 2013.

Contenido
[ Ocultar ]

1Historia y desarrollo

2Caractersticas y filosofa de diseo

o

2.1filosofa conjunto de instrucciones

2.2Formato de instruccin

2.3utilizacin del hardware

3Comparacin con otras arquitecturas

4El uso de arquitecturas RISC

o

4.1sistemas de extremo y mviles de bajo

4.2De gama alta RISC y la supercomputacin

5Vase tambin

6Referencias

7Enlaces externos

Historia y desarrollo [ editar ]

Un nmero de sistemas, que se remonta a la dcada de 1960, se han acreditado como la
primera arquitectura RISC, en parte, en funcin de su uso de carga /
almacenamiento enfoque. [5] El trmino RISC fue acuado por David Patterson del Berkeley
RISCproyecto, aunque algo conceptos similares haban aparecido antes. [6]
El CDC 6600 diseada por Seymour Cray en 1964 utiliz una arquitectura de carga /
almacenamiento con slo dos modos de direccionamiento (registro + registrar y registrar +
constantes de peligro) y 74 cdigos de operacin, con el ciclo base siendo 10 veces ms
rpido que el tiempo de acceso a memoria. [7] en parte debido a la optimizada arquitectura
de carga / almacenamiento de la CDC 6600 Jack Dongarra establece que se puede
considerar como un precursor de los sistemas RISC modernos, aunque un nmero de
otras barreras tcnicas necesarias que hay que superar para el desarrollo de un RISC
moderna sistema. [8]

Un IBM PowerPC 601 microprocesador RISC.

Michael J. Flynn considera que el primer sistema RISC como el IBM 801 diseo que se
inici en 1975 por John Cocke , y se termin en 1980. [2] El 801 fue producido con el tiempo
en una forma de un solo chip como ROMP en 1981, que se mantuvo para "la investigacin
OPD Procesador [Productos de oficina Divisin] Micro". [9] Como su nombre lo indica, esta
CPU fue diseada para "mini" tareas, y tambin fue utilizado en el IBM RT-PC en 1986,
que result ser un comercial fracaso. [10] Sin embargo, el 801 inspir varios proyectos de
investigacin, incluyendo otros nuevos en IBM que eventualmente llevaran a
la arquitectura del conjunto de instrucciones IBM POWER . [11] [12]
Los diseos ms comunes RISC, sin embargo, fueron los resultados de los programas de
investigacin universitarios ejecutar con fondos de la DARPA programa VLSI . El Programa
de VLSI, prcticamente desconocido hoy, dio lugar a un gran nmero de avances en el
diseo de chips, fabricacin, e incluso los grficos por ordenador. El Berkeley
RISC proyecto se inici en 1980 bajo la direccin de David Patterson y Carlo H.
Sequin . [6] [13] [14]
Berkeley RISC se basa en la obtencin de rendimiento mediante el uso de la
canalizacin y un agresivo uso de una tcnica conocida como ventanas registro . [13] [14] En
una CPU tradicional, hay un pequeo nmero de registros, y un programa puede utilizar
cualquier registro en cualquier momento. En una CPU con ventanas de registro, hay un
gran nmero de registros, por ejemplo 128, pero los programas slo pueden utilizar un
pequeo nmero de ellos, por ejemplo, ocho, en un momento dado. Un programa que se
limita a ocho registros por procedimiento se puede hacer muy rpido procedimiento llama :.
La llamada simplemente mueve la ventana "hacia abajo", de ocho, para el conjunto de los
ocho registros utilizados por dicho procedimiento, y el retorno se mueve la ventana de
atrs [15 ] el proyecto de Berkeley RISC entregado el procesador RISC-I en 1982. Consta de
slo 44.420 transistores (en comparacin con un promedio de alrededor de 100.000 en
nuevas CISC diseos de la poca) RISC-I slo tena 32 instrucciones, y sin embargo
completamente superado a cualquier otro de un solo el diseo de chips. Siguieron a esto
con el transistor de 40.760, 39 de instrucciones RISC-II en 1983, que pas por encima de
tres veces ms rpido que RISC-I. [14]
La arquitectura MIPS surgi de un curso de postgrado por John L. Hennessy en la
Universidad de Stanford en 1981, dio lugar a un sistema en funcionamiento en 1983, y
podra ejecutar programas sencillos de 1984. [16] El enfoque MIPS hizo hincapi en un ciclo
de reloj agresivo y el uso de la tubera, asegurndose de que se pueda ejecutar como
"completa" como sea posible. [16] el sistema MIPS fue seguido por el MIPS-X y en 1984
Hennessy y sus colegas formaron MIPS Computer Systems . [16] [17] el comercial venture dio
como resultado el microprocesador R2000 en 1985, y fue seguido por el R3000 en 1988. [17]

Co-diseador Yunsup Lee sostiene prototipo de chip RISC-V en 2013.

"
- Joseph Henry Condon , los Laboratorios Bell [18]

No est claro lo que es RISC. RISC es un trmino como la int

A principios de la dcada de 1980, las incertidumbres significativas rodearon el concepto

RISC, y era incierto si podra tener un futuro comercial, pero a mediados de la dcada de
1980 los conceptos haba madurado lo suficiente como para ser visto como
comercialmente viable. [10] [16] En 1986 Hewlett Packard comenz a usar una implementacin
temprana de su PA-RISC en algunos de sus ordenadores. [10] Mientras tanto, el Berkeley
RISCesfuerzo se haba hecho tan bien conocido que con el tiempo se convirti en el
nombre de todo el concepto y en 1987 Sun Microsystems comenz los sistemas de envo
con el SPARC procesador, basada directamente en el sistema de Berkeley RISC-II. [10] [19]
El Comit gobierno de Estados Unidos sobre Innovaciones en Informtica y
Comunicaciones acredita la aceptacin de la viabilidad del concepto RISC para el xito del
sistema SPARC. [10] El xito de SPARC renovado inters dentro de IBM, que dio a conocer
nuevos sistemas RISC para 1990 y para 1995 procesadores RISC eran la base de una
industria de los servidores $ 15 mil millones. [10]
Desde el ao 2010 un nuevo cdigo abierto ISA, RISC-V , se encuentra en desarrollo en la
Universidad de California, Berkeley, con fines de investigacin y como una alternativa libre
a las NIA propietarias. A partir de 2014 la versin 2 del espacio de usuario ISA es fijo. [20] La
ISA est diseado para ser extensible a partir de un ncleo de barebones suficiente para
un pequeo procesador incorporado al superordenador y el cloud computing uso con
extensiones y los coprocesadores estndar y de diseo de chips definida. Se ha probado
en el diseo de silicio con el SoC ROCKET que tambin est disponible como un
generador de procesador de cdigo abierto en el lenguaje de cincel.

Caractersticas y diseo de la filosofa [ editar ]

Esta seccin necesita referencias adicionales para su verificacin . Por fa

ayudar a mejorar este artculo mediante la adicin de citas de fuentes
confiables . Material de referencias puede ser impugnado y eliminado. (Marzo
2012) ( Aprende cmo y cundo eliminar este mensaje de plantilla )

Para ms detalles sobre este tema, ver el diseo de la CPU .

Conjunto de instrucciones filosofa [ editar ]

Un malentendido comn de la frase "reduce el juego de instrucciones del ordenador" es la
idea errnea de que las instrucciones son simplemente eliminadas, lo que resulta en un
conjunto ms pequeo de instrucciones. [21] De hecho, en los ltimos aos, los juegos de
instrucciones RISC han crecido en tamao, y en la actualidad muchos de ellos tienen un
mayor conjunto de instrucciones que muchas CPU CISC. [22] [23] Algunos procesadores RISC
como el PowerPC tienen instruccin establece tan grande como la CISCIBM System /
370 , por ejemplo; por el contrario, el DEC PDP-8 -claramente una CPU CISC porque
muchos de sus instrucciones implican accesos-memoria tiene mltiples slo 8
instrucciones bsicas y algunas instrucciones detalladas.
El trmino "reducido" en esa frase se pretende describir el hecho de que la cantidad de
trabajo que cualquier instruccin sola logra es reducido a lo sumo una sola memoria de
datos del ciclo de comparacin con las "instrucciones complejas" de la CPU CISC que
pueden requerir decenas de datos ciclos de memoria con el fin de ejecutar una sola
instruccin. [24] en particular, los procesadores RISC tpicamente tienen instrucciones
especficas de e / S y procesamiento de datos. [ cita requerida ]
El trmino arquitectura de carga / almacenamiento a veces se prefiere.

Formato de instruccin [ editar ]

La mayora de las mquinas RISC utilizan una instruccin de longitud fija (por ejemplo, 32
bits) y el diseo, con codificaciones ms predecibles, lo que simplifica traer y lgica de

interdependencia considerablemente; Varios, tales como ARM , ISA

alimentacin ,MIPS , RISC-V , y el Adapteva Epifana , tener una opcin de instrucciones
comprimido opcional para evitar el problema de la reducida densidad de
cdigo. El SH5 tambin sigue este patrn, aunque habiendo evolucionado en la direccin
opuesta, despus de haber aadido las instrucciones de medios ms largas para una
codificacin de 16 bits originales.

La utilizacin del hardware [ editar ]

Para cualquier nivel dado de rendimiento en general, un chip RISC tpicamente tendr
muchos menos transistores dedicados a la lgica de la base que originalmente permiti a
los diseadores para aumentar el tamao del conjunto de registro y aumentar el
paralelismo interno.
Otras caractersticas que se encuentran tpicamente en las arquitecturas RISC son:

formato de instruccin uniforme, utilizando una sola palabra con el cdigo de

operacin en las mismas posiciones de bit en cada instruccin, exigiendo menos
decodificacin;

Idnticos registros de propsito general , permitiendo a cualquier registro a utilizar

en cualquier contexto, lo que simplifica el diseo de compiladores (aunque
normalmente no son separados de coma flotante registros);

Sencillos modos de direccionamiento , con complejo de direccionamiento realizan

a travs de secuencias de la aritmtica, las operaciones de carga del almacn, o
ambos;

Unos tipos de datos en hardware, algunos CISCs tienen bytes de

cadena instrucciones, o apoyan los nmeros complejos ; esto es hasta ahora poco
probable que se encuentran en un RISC.

Procesador de proceso de una instruccin por ciclo en promedio

Excepciones abundan, por supuesto, dentro tanto CISC y RISC.

Diseos RISC son tambin ms propensos a presentar un modelo de memoria de
Harvard , donde el flujo de instrucciones y el flujo de datos son conceptualmente
separada; esto significa que la modificacin de la memoria en la que se celebr el cdigo
podra no tener ningn efecto en las instrucciones ejecutadas por el procesador (ya que la
CPU tiene una instruccin separada y datos de cach ), al menos hasta que se emita una
instruccin especial de sincronizacin. Por el lado positivo, esto permite que ambos cachs
para acceder de manera simultnea, que a menudo pueden mejorar el rendimiento.
Muchos de los primeros diseos RISC tambin comparte la caracterstica de tener
una ranura de retardo rama . Una ranura de retardo rama es un espacio de instruccin
inmediatamente despus de un salto o rama. La instruccin en este espacio se ejecuta, si
no se toma la rama (en otras palabras, el efecto de la rama se retrasa). Esta instruccin se
mantiene la ALU de la CPU ocupada por el tiempo extra que se necesita normalmente
para llevar a cabo una rama. Hoy en da la ranura de retardo rama se considera un efecto
secundario desafortunado de una estrategia particular para la aplicacin de algunos
diseos RISC, y moderno RISC disea generalmente acabar con ella (como PowerPC y
las versiones ms recientes de SPARC y MIPS). [ Cita requerida ]
Algunos aspectos atribuidos a los primeros RISC- etiquetados diseos alrededor de 1975
incluyen las observaciones que la memoria restringida en los compiladores de la poca
eran a menudo incapaces de aprovechar las caractersticas destinadas a facilitar elmanual
de codificacin de montaje, y que complejos modos de direccionamiento toman muchos
ciclos de realizar debido a la memoria adicional necesaria accesos. Se argument que

tales funciones se llevan a cabo mejor por secuencias de instrucciones simples si esto
podra producir implementaciones suficientemente pequeo como para dejar espacio para
muchos registros, lo que reduce el nmero de accesos a memoria lenta. En estos diseos
simples, la mayora de las instrucciones son de longitud uniforme y estructura similares,
operaciones aritmticas se limitan a registros de la CPU y slo separados de
carga y almacenar instrucciones de acceso a la memoria. Estas propiedades permiten un
mejor equilibrio de las etapas de canalizacin que antes, por lo que las tuberas RISC
significativamente ms eficiente y permitiendo mayores frecuencias de reloj .
En los primeros das de la industria de la computacin, la programacin se realiza
en lenguaje ensamblador o cdigo de mquina , lo que alent las instrucciones potentes y
fciles de usar. Por lo tanto, los diseadores de CPU trataron de hacer que las
instrucciones que hacer tanto trabajo como sea posible. Con la llegada de lenguajes de
alto nivel , arquitectos informticos tambin comenzaron a crear instrucciones dedicadas
para aplicar directamente determinados mecanismos centrales de dichas lenguas. Otro
objetivo general era proporcionar cada posible modo de direccionamiento para cada
instruccin, conocido como ortogonalidad , para facilitar la aplicacin del compilador. Las
operaciones aritmticas podran, por tanto, a menudo tienen resultados, as como
operandos directamente en la memoria (adems de registrar o inmediatos).
La actitud en ese momento era que el diseo del hardware era ms maduro que el diseo
de compiladores , as que era en s mismo tambin es una razn para implementar partes
de la funcionalidad de hardware o microcdigo en lugar de en un compilador limitaciones
de memoria (o su cdigo generado) por s sola. Despus de la llegada de RISC, esta
filosofa se hizo con carcter retroactivo conocido como complejo de cmputo conjunto de
instrucciones , o CISC.
CPUs tambin tena relativamente pocos registros, por varias razones:

Ms registros tambin implica ms tiempo guardar y restaurar un contenido de

registros en la pila de la mquina.

Un gran nmero de registros requiere un gran nmero de bits de instruccin como

especificadores de registro, es decir, cdigo de menos densa (ver abajo).

Registros de la CPU son ms caros que las posiciones de memoria

externos; grandes conjuntos de registros eran engorrosos con limitados placas de
circuitos o la integracin de chips.

Una complejidad importante fomentar la fuerza fue principales recuerdos muy limitada (del
orden de kilobytes). Era por lo tanto ventajoso para la densidad de cdigo densidad -el de
la informacin contenida en el ordenador los programas a ser alta, dando lugar a
caractersticas tales como, instrucciones de longitud variable altamente codificados,
haciendo la carga de datos, as como de clculo (como se mencion anteriormente). Estas
cuestiones eran de mayor prioridad que la facilidad de decodificacin de dichas
instrucciones.
Una razn igualmente importante fue que los principales recuerdos eran bastante lento (un
tipo comn de ferrita era la memoria de base ); mediante el uso de empaquetamiento
denso informacin, se podra reducir la frecuencia con la que la CPU tuvo que acceder a
este recurso lento. Las computadoras modernas se enfrentan a factores limitantes
similares: memorias principales son lentos en comparacin con la CPU y las memorias
cach rpidas empleadas para superar este son de tamao limitado. Esto puede explicar
en parte por qu los juegos de instrucciones altamente codificados han demostrado ser tan
til como los diseos RISC en las computadoras modernas.
RISC se desarroll como una alternativa a lo que ahora se conoce como CISC . A travs
de los aos, otras estrategias se han implementado como alternativas a RISC y
CISC. Algunos ejemplos son VLIW , MISC , OISC , procesamiento paralelo masivo , matriz
sistlica , computacin reconfigurable , y la arquitectura de flujo de datos .

A mediados de la dcada de 1970, los investigadores (especialmente John Cocke )

en IBM (y proyectos similares en otros lugares) demostraron que la mayora de las
combinaciones de estos ortogonales modos de direccionamiento y las instrucciones no
fueron utilizados por la mayora de los programas generados por los
compiladores disponibles en el momento. Result difcil en muchos casos para escribir un
compilador con ms capacidad limitada para tomar ventaja de las caractersticas
proporcionadas por las CPUs convencionales.
Tambin se descubri que, en implementaciones microcodificado de ciertas arquitecturas,
operaciones complejas tienden a ser ms lenta que una secuencia de operaciones ms
simples que hacen lo mismo. Esto fue en parte un efecto del hecho de que muchos
diseos fueron trasladados, con poco tiempo para optimizar o sintonizar cada
instruccin; Slo los que se utilizan ms a menudo se optimizaron, y una secuencia de
esas instrucciones podra ser ms rpido que una instruccin menos afinado realizar una
operacin equivalente a esa secuencia. Un ejemplo famoso fue
el VAX 's NDICE instruccin. [13]
Como ya se mencion, la memoria de base haca tiempo que haba sido ms lento que
muchos diseos de CPU. El advenimiento de la memoria de semiconductores reduce esta
diferencia, pero todava era evidente que ms registros (y ms tarde caches ) permitiran
frecuencias de funcionamiento ms alta de la CPU. Registros adicionales requeriran reas
de chip o de mesa considerables, que, en el momento (1975), podran estar disponibles si
se reduce la complejidad de la lgica de la CPU.
Sin embargo, otro impulso de ambos RISC y otros diseos vino de mediciones prcticas
en los programas del mundo real. Andrew Tanenbaum resumi muchas de ellas, lo que
demuestra que los procesadores tenan a menudo immediates de gran tamao. Por
ejemplo, mostr que el 98% de todas las constantes en un programa encajara en
13 trozos , sin embargo, muchos diseos de CPU dedicado 16 o 32 bits para
almacenarlos. Esto sugiere que, para reducir el nmero de accesos a memoria, una
mquina de longitud fija podra almacenar constantes en bits no utilizados de la palabra de
instruccin en s, por lo que seran inmediatamente listo cuando la CPU las necesita (como
direccionamiento inmediato en un diseo convencional) . Esto requiere pequeos cdigos
de operacin con el fin de dejar espacio para una constante de tamao razonable en una
palabra de instruccin de 32 bits.
Dado que muchos programas del mundo real pasan la mayor parte de su tiempo de
ejecucin de las operaciones simples, algunos investigadores decidieron centrarse en
hacer que esas operaciones lo ms rpido posible. La frecuencia de reloj de una CPU est
limitado por el tiempo que se tarda en ejecutar el ms lento sub-operacin de cualquier
instruccin; decreciente que el ciclo de tiempo a menudo acelera la ejecucin de otras
instrucciones. [25] El enfoque en "instrucciones reducidas", dirigido a la mquina resultante
se llama un "equipo conjunto reducido de instrucciones" (RISC). El objetivo era hacer que
las instrucciones tan simples que podran fcilmente ser pipeline , con el fin de lograr
un solo reloj rendimiento a altas frecuencias .
Ms tarde, se observ que una de las caractersticas ms significativas de los
procesadores RISC fue que la memoria externa slo era accesible por
una carga o tienda de instrucciones. Todas las dems instrucciones se limitan a registros
internos. Esto simplific muchos aspectos de diseo del procesador: permitiendo de
longitud fija instrucciones para ser, simplificando las tuberas, y aislando la lgica para
hacer frente a la demora en la realizacin de un acceso de memoria (error de cach, etc.)
a slo dos instrucciones.Esto llev a RISC diseos que se conoce como carga /
almacenamiento arquitecturas. [26]
Un problema ms es que algunas instrucciones complejas son difciles de reiniciar, por
ejemplo, tras un fallo de pgina. En algunos casos, reiniciar desde el principio va a
funcionar (aunque desperdicio), pero en muchos casos esto podra dar resultados
incorrectos. Por lo tanto, la mquina tiene que tener algn estado oculto para recordar qu

partes pasaron y lo que queda por hacer. Con una mquina de carga / almacenamiento, el
contador de programa es suficiente para describir el estado de la mquina.
La principal caracterstica distintiva de RISC es que el conjunto de instrucciones est
optimizado para una muy regular tubera de instruccin de flujo. [21] Todas las dems
caractersticas asociadas con ranuras de retardo RISC-rama, la instruccin separada y
cachs de datos, carga / almacenamiento arquitectura, conjunto de registros grande , etc.,
que puede parecer ser una mezcla aleatoria de las funciones no relacionadas, pero cada
uno de ellos es til para mantener un flujo regular de tubera que completa una instruccin
cada ciclo de reloj.

Comparacin con otras arquitecturas [ editar ]

Este artculo necesita referencias adicionales para su verificacin . Por fa

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Algunas CPU han sido diseados especficamente para tener un pequeo conjunto de
instrucciones - pero estos diseos son muy diferentes de los diseos clsicos RISC, por lo
que se han dado otros nombres, como mnimo de instruccin conjunto de equipos(MISC),
o el transporte provocado la arquitectura (TTA) , etc.
A pesar de muchos xitos, RISC ha hecho algunas incursiones en los mercados de
servidores de PC de escritorio y de materias primas, donde Intel 's x86 plataforma sigue
siendo la arquitectura del procesador dominante. Hay tres razones principales para ello:
1. Existe una importante base de propietarios aplicaciones de PC estn escritas para
x86 o compilado en cdigo mquina x86, mientras que hay una plataforma RISC
tiene una base instalada similares; por lo tanto, los usuarios de PC
fueron encerrados en la x86.
2. Aunque RISC fue hecho capaz de escalar en el rendimiento bastante rpida y
barata, Intel aprovech su gran mercado por el gasto de grandes cantidades de
dinero en el desarrollo del procesador. Intel podra pasar muchas veces ms que
cualquier fabricante RISC en la mejora de diseo de bajo nivel y la fabricacin. Lo
mismo no puede decirse de las empresas ms pequeas, como Cyrix y NexGen ,
pero se dieron cuenta de que podan aplicar (fuertemente) pipelined prcticas de
diseo tambin para la arquitectura x86, al igual que en el 486 y Pentium. La serie
6x86 y MII hizo exactamente esto, pero era ms
avanzada; implement superescalar ejecucin especulativa a travs de cambio de
nombre de registro , directamente en el nivel de 86-semntica.Otros, como
el Nx586 y AMD K5 hizo lo mismo, pero indirectamente , a travs de dinmicas de
microcdigo bfer y semi-independiente programacin superescalar y la
instruccin de despacho en el micro-operacin de nivel (mayor o un simple
diseos 'CISC' se suelen ejecutar directamente las secuencias de micro-operacin
rgidos ). La primera disposicin de chips despliegue de tales tcnicas de
amortiguacin y programacin dinmica fue la NexGen Nx586, publicado en
1994; el AMD K5 fue severamente retrasado y puesto en libertad en 1995.
3. Ms tarde, los procesadores ms potentes, tales como Intel P6 , AMD K6 , AMD
K7 , y Pentium 4 , emplean principios tampn dinmica y programacin similares e
implementados superescalar de acoplamiento flexible (y especulativo) la ejecucin
de secuencias de micro-operacin generada a partir de varias etapas de
decodificacin x86 paralelo . Hoy en da, estas ideas se han refinado an ms
(algunos x 86 pares de bases en cambio se fusionan en un ms complejo microoperacin , por ejemplo) y todava son utilizados por los procesadores x86
modernos tales como Intel Core 2 y AMD K8 .

Fuera de la arena de escritorio, sin embargo, la arquitectura ARM (RISC y nacido ms o

menos al mismo tiempo que SPARC) tiene un grado roto el dominio de Intel con su amplio
uso en telfonos inteligentes, tabletas y muchos tipos de dispositivos integrados.Tambin
es el caso que desde el Pentium Pro (P6) Intel ha estado usando un ncleo interno de
procesador RISC para sus procesadores. [27]
Mientras que los primeros diseos RISC difera significativamente de diseos
contemporneos CISC, para el ao 2000 la CPU de mayor rendimiento en la lnea de
RISC eran casi indistinguibles de las CPU de mayor rendimiento en la lnea CISC. [28] [29] [30]

El uso de arquitecturas RISC [ editar ]

Arquitecturas RISC ahora se utilizan en una amplia gama de plataformas, desde telfonos
celulares y computadoras tablet a algunos de rpido crecimiento del
mundo superordenadores como el equipo K , el ms rpido en el TOP500 lista en 2011. [3] [4]

De gama baja y los sistemas mviles [ editar ]

. A principios del siglo 21, la mayora de gama baja y los sistemas mviles se bas en
arquitecturas RISC [31] Los ejemplos incluyen:

La arquitectura ARM domina el mercado de baja potencia y sistemas embebidos

de bajo coste (tpicamente 200 a 1800 MHz en 2014). Se utiliza en una serie de
sistemas tales como la mayora de Android sistemas basados en
Apple, iPhone y iPad , MicrosoftWindows Phone (ex Windows
Mobile ), RIM dispositivos, Nintendo Game Boy Advance y Nintendo DS , etc.

El MIPS lnea, (en un punto utilizado en muchos SGI ordenadores) y ahora en

la PlayStation , PlayStation 2 , Nintendo 64 , PlayStation Portable consolas de
videojuegos y pasarelas residenciales como WRT54G .

Hitachi 's SuperH , originalmente en un amplio uso en la Sega de Super

32X , Saturno y Dreamcast , ahora desarrollado y vendido por Renesas como el SH4

Atmel AVR utiliza en una variedad de productos que van desde Xbox controladores
de mano de BMW coches.

RISC-V , el cdigo abierto quinta Berkeley RISC ISA, con el espacio de 32 bits
direccin de un conjunto pequeo ncleo entero de instruccin, un ISA experimental
"Comprimido" para la densidad de cdigo y diseada para las extensiones de uso
estndar y especiales.

De gama alta RISC y supercomputacin [ editar ]

MIPS , por Silicon Graphics (dej de hacer que los sistemas basados en MIPS en
2006).
SPARC , por Oracle (anteriormente Sun Microsystems ) y Fujitsu .

IBM 's Power Architecture , que se utiliza en muchos de los superordenadores,

servidores y estaciones de trabajo de gama media de IBM.

Hewlett-Packard 's PA-RISC , tambin conocida como HP-PA (descontinuado a

finales de 2008).

Alfa , que se utiliza en una sola placa ordenadores , estaciones de trabajo,

servidores y superordenadores de Digital Equipment
Corporation , Compaq y HP (descontinuado a partir de 2007).

RISC-V , el cdigo abierto quinta Berkeley RISC ISA, con espacios de direcciones
de 64 o 128 bits, y el ncleo entero ampliado con punto flotante, atmica y el
procesamiento de vectores , y diseado para ser ampliado con instrucciones para la
creacin de redes, IO, procesamiento de datos, etc. . Un diseo superescalar de 64
bits, "Rocket", est disponible para su descarga.