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Tarea N3Taller de electrnica-PLL digital

Jos Quintanilla Acevedo
jquintanilla12@alumnos.utalca.cl
Ingeniera en Mecatrnica, Universidad de Talca, Chile

Resumen En el siguiente documento se dar conocer

el desarrollo de la tercera tarea del curso Taller de
electrnica de Ingeniera en Mecatrnica En sta se ha
implementado un qPLL digital, explicando previamente
las transformaciones usadas y su desarrollo, actividad
que ser realizada ntegramente en el simulador PSIM.

determina el ngulo de fase de la red con el cual se

realimenta el bloque de transformacin dq.

Palabras Clave PSIM, PLL, Transformada

Park, Sincronizacin.
I. INTRODUCCIN
Los sistemas de generacin basados en fuentes
renovables han experimentado un fuerte desarrollo,
donde la sincronizacin de este tipo de fuentes a la red
de suministro elctrico es uno de los aspectos ms
importantes. El mtodo a simular desarrollado en este
documento se basa en la tcnica Phase Locked-Loop
(PLL). La tcnica PLL se puede definir como un mtodo
que permite la obtencin de una seal de salida de igual
frecuencia y fase a partir de una seal de entrada.

Fig. 1. Estructura general mtodo de deteccin de fase basado en PLL

trifsico en coordenadas dq.

Funcionalmente el qPLL se constituye de 3

componentes: un detector de fase (PD por su sigla en
ingls); un filtro (generalmente uno de tipo pasa bajo); y
un oscilador controlado (VCO por su sigla en ingls).

Por lo mencionado los esquemas ms bsicos de control

y switcheo para convertidores de conmutacin forzada
necesitan PLLs para obtener seales limpias sin retraso
respecto de la red.

II. PHASE LOCK LOOPS (PLL)

En trminos generales un PLL se puede entender como
un mecanismo en el que una seal sigue a otra, es decir,
un PLL permite obtener una seal de salida con igual
frecuencia y fase que la seal de entrada con la cual es
alimentado.
Un esquema de PLL ampliamente utilizado se presenta
en Figura 1. Como se observa, existe un mdulo
transformador en el cual las tensiones en coordenadas
abc son transformadas a un sistema de referencia
estacionario bidimensional (coordenadas ); luego las
variables resultantes son transformadas a un sistema de
referencia rotatorio (dq). La tensin de eje directo en
coordenadas dq, V, es comparada con una referencia
V igual a cero. La comparacin ingresa a un
controlador, usualmente PI, del cual se obtiene la
frecuencia de la red. A partir de la frecuencia se

Fig. 2. Diagrama bsico PLL.

El PD compara la fase de la seal peridica de entrada

con la fase del oscilador, la medida resultante asociada
a la diferencia de fase entre las dos seales es filtrada
para posteriormente ser sometida al VCO. El control del
VCO cambia la frecuencia de modo de reducir la
diferencia de fase entre la seal de entrada y la seal de
salida.
Se debe suponer que el PD es lineal y que su salida (Vd)
es proporcional a la diferencia entre los ngulos y o
(ngulo de salida), esto debido a lo siguiente:
Como se mencion que las tensiones en coordenadas abc
se transforman a un sistema de referencia rotatorio dq,
esto es posible gracias a la transformada de Park que es
de la siguiente forma:
*

(
(

)
)

(
(

)
)

][

(1)

La transformada de Park presentada en (1) es utilizada

como detector de fase en el PLL digital, la cual es
realimentada con la salida
. Por lo tanto, la
componente en cuadratura (q) de la transformada entrega
como resultado en cada instante:

Asumiendo como entradas en coordenadas abc:

Donde es la amplitud de la seal de entrada.

Trabajando la expresin (2) en conjunto con las entradas
[
] , a partir de identidades trigonomtricas, es
posible encontrar que, al implementar la expresin
digitalmente, en cada instante de muestreo:

]]

Si se considera pequea la diferencia entre las

posiciones, la expresin anterior se puede expresar
como:

Por lo tanto la seal

es una seal de error entre la
fase de la seal de entrada y la salida del PLL, de manera
similar se puede usar la componente directa de la
transformada de Park
, obteniendo tambin una
seal de error.

Fig. 3. Diagrama de un qPLL.

A continuacin se presenta la forma en que se

implementar el diagrama de bloques de la figura 3 en el
software PSIM, tomando en cuenta que las seales de
entrada sern definidas por una fuente trifsica de 50 Hz,
luego a stas se les sumar una seal random
representativa del ruido, para luego ser muestreadas por
un ZOH a 10KHz e ingresar estas seales a un bloque C
llamado qPLL el cual albergar cdigos y operaciones
del detector de fase, el filtro digital, el controlador PI y
el VCO, por ltimo, al generarse el ngulo de salida en
el bloque qPLL se generaran 2 nuevas salidas desfasadas
para luego evaluarlas con un bloque COSENO con el fin
de obtener 3 seales normalizadas en fase con las seales
de entrada.

Si se consideran condiciones industriales donde las

seales a sincronizar tienen ruido o distorsin, la
implementacin digital programada en ambos algoritmos
(usando d o q) necesita de al menos un filtro digital pasa
bajo de primer orden en la salida del detector de fase,
esto ser tomado en cuenta en la actividad presentada a
continuacin.

III. ACTIVIDAD
Considerando el diagrama de bloques de un qPLL (fig.
3) utilizado para sincronizar un rectificador con el
voltaje de la red en el cual se conecta. Suponiendo que el
voltaje de la red de 50Hz y se tiene un 10% de ruido (se
usarn fuentes random en PSIM para simular el ruido).

Fig. 4. Diagrama del qPLL implementado en PSIM.

A continuacin se presentar y desarrollar de manera

secuencial el cdigo incluido en el bloque qPLL.
En primer lugar se declara las variables a usar, esto en la
seccin Variable/Function definitions:

#include <Stdlib.h>
#include <String.h>

double a=0,b=0, c=0;

Lo cual queda definido en la siguiente lnea de cdigo:

double
double
double
double
double
double

pi=3.14159265359;
alpha = 0.6;
kp=4;
Ts=0.0001;
Ti=0.001;
W=2*pi*50;

uFILTRO=uFILTRO + alpha*(qk-uFILTRO);

double
double
double
double
double
double

qa=0, qb=0, qc=0;

qk=0;
uFILTRO;
uFILTRO1;
uPI;
VCO=0;

Para el controlador PI, ya es conocida su forma en el

plano discreto temporal desde tareas anteriores, pero
cabe recordar que la entrada a este bloque como en la
mayora de los algoritmos PI, ser una seal de error la
cual es provista por la componente en cuadratura tal
como se mencion en las ecuaciones 3 y 4, con la
particularidad que esta seal de error est filtrada,
teniendo claro esto se presenta el cdigo representativo
del bloque PI del qPLL.

Para el detector de fase se debe calcular la componente

en cuadratura de la transformada de Park la cual se
puede observar en la ecuacin 2, el resultado del bloque
de detector de fase en en tiempo actual se guarda en la
variable qk.
a= in[0];//recibir entrada
b= in[1];
c= in[2];
//se calcula la componente en cuadratura
qa=(2*a/3)*(-sin(VCO));
qb=(2*b/3)*(-sin(VCO - (2*pi)/3));
qc=(2*c/3)*(-sin(VCO + (2*pi)/3));
qk= qa + qb + qc;

Para el filtro digital hay que guiarse por la funcin de

transferencia que est disponible en la figura 3 (teniendo
en cuenta que el valor de debe ser un nmero positivo
menor a 1), la cual se expresa como sigue:

Para obtener su salida Ufiltro ante la entrada se debe

realizar lo siguiente:

Como se sabe que el algoritmo PI necesita del error

pasado se guarda el valor del error anterior en la variable
uFILTRO1.
En ltimo lugar se debe definir en el cdigo la accin del
bloque VCO

La entrada a este bloque viene dada por

, valor que
se define como la suma de la salida del controlador PI y
la frecuencia de salida deseada definida previamente
como
en la declaracin de variables,
quedando:

Para expresar la salida del bloque VCO ante la entrada

se tiene que:

Reordenando y desarrollando se puede llegar a:

Desarrollando se puede llegar a la siguiente expresin en

el plano Z.

uPI=uPI+ uFILTRO*kp*(1+Ts/Ti)+FILTRO1*kp;
uFILTRO1=uFILTRO;

Llevando esta ltima expresin al plano discreto

temporal:

Para utilizar la ltima expresin en el cdigo, se pasa al

plano discreto temporal quedando siguiente algoritmo:

Es ahora entonces donde se puede llevar el bloque VCO

a la siguiente lnea de cdigo:

4
VCO= VCO + Ts*(oPI+W);

Por ltimo se escribe la salida del algoritmo qPLL la

cual corresponde al VCO direccionndola hacia la salida
del bloque C, se aprovecha a la vez de generar a partir de
la salida individual otras dos salidas, agregando el
desfase de 120 grados.

cual resulta la figura 8 en donde se compara, la seal de

entrada y la salida del qPLL, observndose un
seguimiento en fase y amplitud.

out[0]=VCO;
//Sal sincronizada VA
out[1]=VCO-(2*pi)/3;//Sal. sincr. VB
out[2]=VCO+(2*pi)/3;//Sal. sincronizada
VC

IV. SIMULACIN Y RESULTADOS

En la figura 5 se puede apreciar el tipo de distorsin
agregada a cada una de las fases, es un ruido grande el
cual ronda en valores comprendidos entre -22 y +22 V,
con lo cual se probar el algoritmo qPLL el cual tendr
la misin de sincronizarse a la seal a pesar de la
distorsin.

Fig. 6. Seal de entrada trifsica con ruido.

Fig. 7. Seal normalizada y sincronizada en fase de salida.

Fig. 5. Tipo de ruido agregado a las seales en PSIM.

Luego de agregar el ruido la seal trifsica es entregada

al algoritmo qPLL siendo previamente muestreada a 10
KHz, llegando en primer lugar al detector de fase donde
se calcular el la diferencia de fase entre la seales de la
figura 6 y la figura 7.
Se puede observar entonces en la figura 7, la salida del
algoritmo qPLL la cual en el tiempo 0.01 s, logra seguir
a la seal original, cabe mencionar que la seal de salida
est normalizada entre los valores -1 y 1 con respecto a
la seal de entrada, seales que frecuentemente son
usadas en los comparadores para realizar distintos tipos
de modulacin en convertidores, pero, para una mejor
apreciacin de la sincrona de las seales, la salida se
amplificar por medio de una ganancia de 220 V
(Asumindolo como el voltaje de fase de entrada), con lo

Fig. 8. Seales montadas para comparacin.

V. CONCLUSIONES
Con el desarrollo de esta actividad se pudo conocer de
manera bsica el comportamiento y usos de un PLL,
concepto que desde hace muchos aos es usado en el
mbito de las telecomunicaciones y la electrnica en
general. Se pudo conocer adems la importancia de las

tcnicas PLL en la sincronizacin de convertidores

integrados a la red elctrica.
Un PLL ideal debe proveer una rpida sincronizacin
entre la seal de entrada y salida, debiendo ser inmune a
ruido, armnicas de orden superior, desbalances y otros
tipos de distorsiones, en particular el qPLL presentado
en este documento est considerado para distorsiones
simples como el ruido presentado, pudiendo regular de
manera intuitiva la respuesta dinmica a travs de una
buena sintonizacin del controlador PI interno, lo cual
fue hecho en el transcurso de la actividad.
Por ltimo se puede mencionar que fue una actividad
para revisar conceptos de filtros digitales,
implementacin de algoritmos digitales como tambin
darse cuenta por medio de la bsqueda de informacin
de una gran cantidad de algoritmos PLL y de
sincronizacin en general, donde cada uno tiene distintas
prestaciones y aplicaciones.

IV. REFERENCIAS
[1] Baier C.R, Taller de electrnica Unidad II (2016).

[2] Xiao-Qiang GUO, Phase locked loop and synchronization

methods for grid-interfaced converters: a review (2011)
[3] Simulacin en PSIM, Jos Quintanilla(2016).

https://www.dropbox.com/s/neei60rz59rxgac/TAREA_3_
Quintanilla.psimsch?dl=0