Introduccin
En el diseo se busca resolver funciones lgicas (and, or, not), que llegan al
sistema en serie codificadas con notacin polaca, es decir primero se ingresa la
operacin y luego los datos a operar (A y B).
Diseo
Entradas y salidas del sistema
DIAGRAMA EN BLOQUES
RTL
AHPL
registro_sp(1..9) registro_sp(0..8);
outlogic(0..3)(((not
inlogic(8)^not
inlogic(9))^(inlogic(0..3)^inlogic(4..7)))
v
(((not
inlogic(8)
^
inlogic(9))^(inlogic(0..3)
v
inlogic(4..7))))
v ((( inlogic(8) ^ not inlogic(9))^(not inlogic(0..3))))
v ((( inlogic(8) ^ inlogic(9))^(not inlogic(4..7)))));
registro_ps(0..3)outlogic(0..3);
(not secuencia(1)X1) + (secuencia (1)X2);
2. registro_sp (0) Salida_Serial
registro_sp(1..9) registro_sp(0..8);
resultado = registro_ps(3);
(not secuecia(0)X2) + (secuencia(0)X1);
Una vez se han cargado los datos en el registro, los flip-flop de ste, estn
representados con el siguiente orden lgico:
Nmero A= posiciones del registro serie-paralelo (4..7)
Nmero B=Posiciones del registro serie-paralelo (0..3)
Operador= Posiciones del registro serie-paralelo (8..9)
Ejemplo:
00 1010110 1= AB
Bits 987654321 0
Operador
0
0
0
1
1
0
1
1
Operacin Lgica
And
Or
Not B
Not A
Pruebas:
Debemos comprobar que el sistema haga todas las operaciones es decir
comprobar que logre hacer and, or , not A, not B.
En las Figuras No. 1, 2, 3 y 4 se puede observar 4 trazos verticales, desde el
primer trazo de izquierda a derecha hasta el segundo, nos indican los datos
que van a ser cargados en el registro serie-paralelo. En el instante de tiempo
entre los cursores 2 y 3 el sistema guarda la salida de la lgica combinatoria
en el registro paralelo-serie, posteriormente entre los cursores 3 y 4 se realiza
el desplazamiento en el registro paralelo-serie, el cual se encarga de mostrar el
resultado de manera serial. Lo anterior solo sucede durante el estado 2, es
decir solo habr salida durante estos cuatro ciclos de reloj.
Nota: el resultado es desplazado desde el bit menos significativo, hasta el ms
significativo, es decir, debe leerse de derecha a izquierda.
AND
Figura No. 1
Los datos que se toman entre el cursor 1 y 2 de izquierda a derecha con
base en la figura No. 1 son:
A B =0000
Entre los cursores 3 y 4 cuando est en el estado 2 se observa que el
resultado en ese intervalo de tiempo es 0000.
-
OR
Figura No. 2
Como para el caso anterior se toman los datos que se almacenaran en el
registro serie-paralelo durante los diez ciclos de reloj que hay entre los
cursores 1 y 2, de izquierda a derecha respectivamente, estos son:
A B=1011
Entre los cursores 3 y 4 y durante el estado 2 (sal_control1), se da el resultado
de manera serial, ste fue 1011.
-
NOT B
Figura No. 3
Se almacenan entonces los datos mostrados entre los cursores verde y azul,
estos sern los bits que pasaran a la lgica combinatoria y sobre los que se
realizara la operacin de negacin.
NOTB=0011
Como en los casos anteriores entre los cursores amarillo y morado (siempre
durante el estado 2) se da el resultado, que fue 0011.
NOT A
Figura No. 4
Los datos que se toman entre el cursor 1 y 2 de izquierda a derecha con base
en la figura No. 4 son: