ARQUITECTURA DE COMPUTADORAS I, ACI

AS COMPOENTES CLASICAS
DUNHA COMPUTADORA

TEORIA
Estructura e funcionamento da computadora.
A Unidade de Proceso ou camio de datos.
A Unidade de Control.
A Memoria.
Perifricos. Entradas e Sadas.
Buses.
PRACTICAS
Prcticas co simulador da Mquina Simple.
Prcticas con un entorno de desarrollo para o
8085.

Perifrico
1

Buses.
E
S
T
R
U
C
T
U
R
A

INDICE
7.1.- Buses.
7.1.1.- Definicin.
7.1.2.- Masters y slaves
7.1.3.- Lneas de un bus
7.2.- Sincronizacin
7.2.1.- Buses sncronos
7.3.2.- Buses asncronos
7.3 - Arbitraje del bus
7.3.1.- Arbitraje centralizado
7.3.2.- Arbitraje distribuido
7.4.- Buses serie y paralelo
7.5.- Jerarqua de buses.
7.6.- Ejemplo bus externo

E
T
E
C
N
O
L
O
X
I
A
D
E
C
O
M
P
U
T
A
D
O
R
A
S

Perifrico
2

Buses
Definicin de un Bus:
Un bus es un medio compartido de
comunicacin constituido por un conjunto de
lneas (conductores) que conecta las
diferentes unidades de un computador.
La principal funcin de un bus ser servir de
soporte para la realizacin de transferencias
de informacin entre dichas unidades.

Buses
Masters y Slaves:
La unidad que inicia y controla la
transferencia se conoce como master del bus
para dicha transferencia, y la unidad sobre la
que se realiza la transferencia se conoce
como slave.
Los papeles de master y slave son dinmicos,
de manera que una misma unidad puede
realizar ambas funciones en transferencias
diferentes.

Buses
Las lneas de un bus se clasifican en
grupos, atendiendo al papel que cumplen
en las transferencias:
Lneas de Direcciones: Determinan la unidad
que hace de slave en la transferencia.
Lneas de Datos: Transportan los datos de la
transferencia.
No multiplexados
Multiplexados

Buses
Lneas de control: Transmiten las rdenes que determinan la
operacin de transferencia a realizar por las lneas de datos y
direcciones, y marcan el ordenamiento temporal de las seales
que circulan por el bus. Las primeras son las lneas de control
propiamente dichas, de las que las ms importantes son:

Escritura en memoria
Lectura de memoria
Operacin de salida
Operacin de entrada
Reconocimiento de transferencia
Reloj
Reset

Buses
Sincronizacin master-slave
Para establecer el tiempo de duracin de las
transferencias y que sea conocido tanto por el
master como por el slave, un bus debe
disponer de los medios necesarios para la
sincronizacin master-slave.
Sncrono
Asncrono

Buses
Buses Sncronos
En los buses sncronos existe un reloj que
gobierna todas las actividades del bus, las
cuales tienen lugar en un nmero entero de
ciclos de reloj. La transferencia propiamente
dicha coincide con uno de los flancos del reloj
(el de bajada en el ejemplo de la figura).

Buses
Buses Sncronos
En este caso hemos supuesto que el tiempo
de acceso al slave es menor de un ciclo, es
decir, en cada ciclo tiene lugar una operacin
con memoria.

Buses
Buses Asncronos:
Los buses asncronos utilizan un protocolo
tipo handshaking para comunicarse el master
con el slave.

Buses
Buses Asncronos
En el siguiente diagrama se presenta el
dilogo de seales que tiene lugar durante
una transaccin de lectura de memoria por
parte de la CPU utilizando un protocolo
asncrono (handshaking) sobre un bus que
multiplexa las direcciones y los datos sobre
las mismas lneas (datos/direccin).

Buses
Buses Asncronos

Buses

Buses Asncronos
La CPU activa la seal de lectura al tiempo que coloca la direccin de la posicin
a leer en las lneas datos/direccin.
La Memoria detecta la activacin de lectura, lee la direccin que hay en
datos/direccin y activa la seal de reconocimiento para indicar que ha
detectado la orden de lectura.
La CPU detecta la activacin de reconocimiento y en respuesta desactiva la
seal de lectura y libera las lneas de datos/direccin.
La memoria detecta que se ha desactivado la seal de lectura y desactiva la
seal de reconocimiento para dar por terminada la orden de lectura.
Cuando la memoria ha accedido al dato y lo tiene preparado lo pone en
datos/direccin y activa la seal de dato disponible.
La CPU detecta que dato disponible est activa y procede a leer los datos del
bus y activar seguidamente la lnea de reconocimiento para indicar que ya
dispone del dato.
La memoria al detectar la seal de reconocimiento desactiva dato disponible y
libera las lneas de datos/direccin.
Finalmente, la CPU al detectar que se desactiva dato disponible, desactiva, a su
vez, la seal de reconocimiento, indicando que la transmisin ha finalizado.
A partir de este momento se puede iniciar una nueva transaccin.

Buses
Protocolos de arbitraje:
Para garantizar el acceso ordenado al bus,
existe un sistema de arbitraje, centralizado o
distribuido, que establece las prioridades
cuando dos o ms unidades pretenden
acceder al mismo tiempo al bus, es decir,
garantiza que en cada momento slo exista
un master.

Buses
Protocolos de arbitraje centralizado:
En los centralizados existe una unidad de
arbitraje, el rbitro del bus, encargado de
gestionar de forma centralizada el uso del
bus. El rbitro puede ser una unidad
fsicamente independiente o estar integrado
en otra unidad, por ejemplo, la CPU.

Buses
Protocolos de arbitraje distribuido:
Por el contrario, en los protocolos distribuidos
no existe ninguna unidad especial para la
gestin del bus. Esta se realiza de forma
distribuida entre las unidades de acceso.

Buses
Protocolos de arbitraje centralizado de encadenamiento:
Protocolo de encadenamiento (daisy chaining) de dos seales:
Es el protocolo centralizado ms sencillo, utiliza dos seales
encadenadas, una de peticin del bus y otra de concesin.
El master que quiere acceder al bus activa la seal de peticin
(out) y los dems masters la propagan hasta el rbitro. El rbitro
activa la seal de concesin que es propagada por los masters
que no solicitaron el acceso al bus. El master que recibe la seal
de concesin y tiene una peticin pendiente toma el control del
bus. Si un master recibe una seal de peticin mientras est
accediendo al bus, bloquea su propagacin al rbitro hasta que
finalice la utilizacin del bus.
La prioridad viene determinada por la proximidad al rbitro.

Buses
Protocolos de arbitraje centralizado de
encadenamiento

Buses
Protocolos de arbitraje distribuido:

Buses
Arbitro-i concede el bus al master Mi
activando Gi si:
Mi ha activado su lnea de peticin de bus Ri,
La lnea de ocupacin est desactivada.
La lnea de entrada de prioridad Pi-1 est
activada

Si el master Mi no ha activado su lnea de

peticin de bus Ri, el Arbitro-i activa la
lnea de salida de prioridad Pi.

Buses
Buses serie y paralelo:
Serie: se enva la informacin bit a bit.
Paralelo: en enva la informacin en grupos
de bits.

Buses
Buses serie y paralelo:
Serie: se enva la informacin bit a bit.
Paralelo: en enva la informacin en grupos
de bits.

Buses ms recientes: USB, SATA, PCI

Express

Buses
Buses serie y paralelo:
Serie: se enva la informacin bit a bit.
Paralelo: en enva la informacin en grupos
de bits.

Buses ms recientes: USB, SATA, PCI-X

Tendencia a buses serie:
A grandes velocidades funcionan mejor los
buses serie.

Buses

Buses

Buses Internos y Externos

Interfaces Externas Paralelas:
Interfaces Externas Serie:
Interfaces Internas Paralelas:
Interfaces Internas Serie:

Buses
Interfaces Externas Paralelas: puerto
paralelo, ATA, SCSI
Interfaces Externas Serie: RS232, USB,
P1394-FireWire, HDMI
Interfaces Internas Paralelas: ISA, PCI,
AGP, PCI-X
Interfaces Internas Serie: PCI Express