UNIVERSIDAD POLITECNICA

AMAZONICA
ARQUITECTURA RISC

Docente:
Ing. Marco Aurelio Porro Chulli
Carrera Profesional: Ingeniera De Sistemas Y
Telemtica
Curso:
Microprocesadores
Estudiantes:
Lely Yojany Ydrogo Mego.
Deisy Gladys Vlchez Cieza.

ARQUITECTURA RISC

ARQUITECTURA RISC

1. Definicin:
RISC es el acrnimo de Reduced Instruction Set Computer lo que en castellano viene
a

ser

conjunto

reducido

de instrucciones de

computadora.

Se

entiende

por procesador RISC aquel que tiene un conjunto de instrucciones con unas
caractersticas determinadas.
Una instruccin no es ms que una indicacin de lo que debe de hacer el micro con
los datos. Gracias a las instrucciones se crean los programas. Existen muchos tipos
entre ellas aunque destacan las aritmticas, las lgicas y las de control de flujo.
El trmino "reducido" puede llevar a engao cuando nos referimos a RISC. No se trata
de que sean pocas instrucciones, ya que ningn procesador actual tiene pocas, si no
de que estas sean sencillas. Se acepta que un procesador sea RISC cuando la misma
instruccin que carga datos de memoria no realiza operaciones sobre ellos. Es
necesario esperar a que otra realice el tratamiento de esos datos.
Las instrucciones por tanto son ms sencillas de implementar en la propia CPU,
ocupan menos espacio los bloques lgicos que las tienen que traducir haciendo que
el sistema pueda tener frecuencias de funcionamiento mayores.
Gracias a esto la unidad de control, que es la encargada de gestionar que los bloques
funcionales como la unidad aritmtica lgica o la de punto flotante realicen su funcin,
puede ser ms sencilla que con otras arquitecturas. Esto permite obtener ms espacio
dentro del propio chip para otros elementos. Se suelen aadir as una mayor cantidad
de registros que permiten tener ms datos de forma interna en la CPU lo cual lleva a
trabajar en ciertas ocasiones de forma ms eficiente.

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2.Caractersticas:
Las caractersticas comunes a todos los procesadores RISC, fuente de sus
capacidades de altas prestaciones son: Modelo de conjunto de instrucciones:
Load/Store: que

significa:

Cargar-Almacenar.

Slo

las

instrucciones

Load/Store acceden a memoria; las dems operaciones en un RISC, tienen

lugar en su gran conjunto de registros. Ello simplifica el direccionamiento y
acorta los tiempos de los ciclos de la CPU, adems facilita la gestin de los
fallos de pginas page faults en entornos de memoria virtual, permite un
elevado nivel de concurrencia a consecuencia de la independencia de las
operaciones de Load/Store de la ejecucin del resto de las instrucciones.
Arquitectura no destructiva de tres direcciones: Los procesadores CISC
destruyen la informacin que existe en alguno de los registros, como
consecuencia de la ejecucin normal de instrucciones; esto es debido a su
arquitectura de dos direcciones, por lo que el resultado de una operacin
sobrescribe uno de los registros que contena a los operandos. Por contra, las
instrucciones RISC, con tres direcciones, contienen los campos de los dos
operandos y de su resultado. Por lo tanto, tanto los operandos origen como el
destino, son mantenidos en los registros tras haber sido completada la
operacin. Esta arquitectura no destructiva permite a los compiladores
organizar las instrucciones de modo que mantengan llenos los conductos
(pipelines) del chip, y por tanto reutilizar los operandos optimizando la
concurrencia.
Instrucciones simples: de formato fijo, con pocos modos de direccionamiento.
Las instrucciones simples reducen de manera muy significativa el esfuerzo
para su descodificacin, y favorecen su ejecucin en pipelines. Las
instrucciones de longitud fija, con formatos fijos, implican que los campos de
cdigos de operacin opcodes y de los operandos estn siempre codificados
en las mismas posiciones, permitiendo el acceso a los registros al mismo
tiempo que se est descodificando el cdigo de operacin. Todas las
instrucciones tienen una longitud equivalente a una palabra y estn alineadas
en la memoria en lmites de palabra Word boundaries, ya que no pueden ser
repartidas en pedazos que puedan estar en diferentes pginas.

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Ausencia de microcdigo: El microcdigo no se presta a la ejecucin en

ciclos nicos, ya que requiere que el hardware sea dedicado a su interpretacin
dinmica. La programacin en microcdigo no hace que el software sea ms
rpido que el programado con un conjunto de instrucciones simples. Todas las
funciones y el control, en los procesadores RISC, estn cableados hardwired,
para lograr una mxima velocidad y eficiencia.
Ejecucin en conductos pipelined: Las instrucciones simples, de formato fijo
y ciclo nico permiten que las diferentes etapas de los ciclos de ejecucin
bsqueda, descodificacin, ejecucin, y escritura del resultado o

write-

back para instrucciones mltiples, se puedan realizar simultneamente, de un

modo ms simple y eficaz.
Ejecucin en ciclos nicos single-cycle: El resultado directo de los
conjuntos de instrucciones que ofrecen los procesadores RISC, es que cada
instruccin puede ser ejecutada en un nico ciclo de la CPU. Esto invalida la
creencia de que las microinstrucciones en microcdigo, creadas para ser
ejecutadas en un solo ciclo de procesador, son ms rpidas que las
instrucciones del lenguaje ensamblador. Ya que el cach est construido
partiendo de la misma tecnologa que el almacenamiento de control del
microprograma, una nica instruccin puede ser ejecutada a la misma
velocidad que una microinstruccin. La ejecucin en ciclos nicos tambin
simplifica la gestin de las interrupciones y los conductos pipelines.

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En pocas palabras esto significa que para cualquier nivel de desempeo dado,
un chip RISC tpicamente tendr menos transistores dedicados a la lgica
principal.

Incrementar el tamao del conjunto de registros.

Mayor velocidad en la ejecucin de instrucciones.

Implementar medidas para aumentar el paralelismo interno.

Aadir cachs enormes.

Aadir otras funcionalidades, como E/S y relojes para minicontroladores.

Construir los chips en lneas de produccin antiguas que de otra manera no

seran utilizables.

No ampliar las funcionalidades, y por lo tanto ofrecer el chip para aplicaciones

de bajo consumo de energa o de tamao limitado.

Las caractersticas que generalmente son encontradas en los diseos RISC son:
Codificacin uniforme de instrucciones (ejemplo: el cdigo de operacin se encuentra
siempre en la misma posicin en cada instruccin, la cual es siempre una palabra), lo
que permite una decodificacin ms rpida.
Un conjunto de registros homogneo, permitiendo que cualquier registro sea utilizado
en cualquier contexto y as simplificar el diseo del compilador (aunque existen
muchas formas de separar los ficheros de registro de entero y coma flotante).
Modos de direccionamiento simple con modos ms complejos reemplazados por
secuencias de instrucciones aritmticas simples.
Los tipos de datos soportados en el hardware (por ejemplo, algunas mquinas CISC
tiene instrucciones para tratar con tipos byte, cadena) no se encuentran en una
mquina RISC.

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3. Principios:
En este apartado, se intenta presentar de una manera general la filosofa bsica
de diseo de estas mquinas, teniendo en cuenta que dicha filosofa puede
presentar variantes.
El diseo de una mquina RISC se tienen cinco pasos fundamentales:
Analizar las aplicaciones para encontrar las operaciones clave:
Se refiere a que el diseador deber encontrar qu es lo que hacen en realidad
los programas que se pretenden ejecutar. Ya sea que los programas a ejecutar
sean del tipo algortmicos tradicionales, o estn dirigidos a robtica o al diseo
asistido por computadora.
Disear un bus de datos que sea ptimo para las operaciones clave:
La parte medular de cualquier sistema es la que contiene los registros, el ALU y
los 'buses' que los conectan. Se debe optimizar este circuito para el lenguaje o
aplicacin en cuestin. El tiempo requerido, (denominado tiempo del ciclo del
bus de datos) para extraer los operandos de sus registros, mover los datos a
travs del ALU y almacenar el resultado de nuevo en un registro, deber
hacerse en el tiempo ms corto posible.
Disear instrucciones que realicen las operaciones clave utilizando el
Bus de datos:
Las instrucciones deben hacer un buen uso del bus de datos. Por lo general se
necesitan solo unas cuantas instrucciones y modos de direccionamiento; slo
se deben colocar instrucciones adicionales si sern usadas con frecuencia y no
reducen el desempeo de las ms importantes.
Agregar nuevas instrucciones slo si no hacen ms lenta a la mquina:
Siempre que aparezca una nueva y atractiva caracterstica, deber analizarse y
ver la forma en que se afecta al ciclo de bus. Si se incrementa el tiempo del
ciclo, probablemente no vale la pena tenerla.
Repetir este proceso para otros recursos:
Por ltimo, el proceso anterior debe repetirse para otros recursos dentro del
sistema,

tales

como

memoria

cach,

administracin

coprocesadores de punto flotante.

4. Los Sistemas De Memoria Cach Y El Multiproceso:

5

de

memoria,

ARQUITECTURA RISC

Los sistemas de memoria multinivel (cach) son un esfuerzo para evitar el

nmero de peticiones realizadas por cada CPU al bus. Los caches son
pequeas y rpidas (y por tanto caras) memorias, que hacen de tampn
(buffer) entre la CPU y la memoria externa, para mantener los datos y/o
instrucciones. Se basan en el principio de la "localidad", lo que significa que,
dada la fundamental naturaleza secuencial de los programas, los siguientes
datos o instrucciones requeridas, estarn localizadas inmediatamente a
continuacin de las actuales.
Los datos contenidos en la memoria cach se organizan en bloques
denominados lneas. Las lneas son cargadas en el cach como copias exactas
de los datos situados en la memoria externa. Para referenciar a los datos de la
memoria cach, se emplean marcas (tags) que identifican a cada lnea. Las
marcas o tags emplean una porcin de la direccin fsica de los datos, para
compararla con la direccin fsica solicitada por la CPU. Cuando existe una
coincidencia exacta de la direccin y de otros calificadores (estado, privilegio,
contexto, etc.), se dice que ha tenido lugar un acierto (hit) de cach; en caso
contrario, tiene lugar un fallo (miss) del cach, y en ese caso, los datos han de
ser recuperados desde la memoria.
El empleo de memoria cach se ha popularizado, como medida para acelerar
el tiempo de acceso a la memoria principal, incluso en los sistemas
monoprocesador, evitando as, segn se incrementa la velocidad de los propios
procesadores, aumentar la velocidad de dicha memoria, y por tanto encarecer
el sistema.

ARQUITECTURA RISC

El sistema en que la memoria est conectada a los nodos de proceso establece el

primer nivel de distincin entre diferentes sistemas multiprocesador:
Multiprocesadores
multiprocessors),

de
tambin

memoria
denominados

distribuida (distributed-memory
multiprocesadores

vagamente

acoplados (loosely coupled multiprocessors). Se caracterizan porque cada

procesador slo puede acceder a su propia memoria. Se requiere la
comunicacin entre los nodos de proceso para coordinar las operaciones y
mover los datos. Los datos pueden ser intercambiados, pero no compartidos.
Dado que los procesadores no comparten un espacio de direcciones comn, no
hay problemas asociados con tener mltiples copias de los datos, y por tanto los
procesadores no tienen que competir entre ellos para obtener sus datos. Ya que
cada nodo es un sistema completo, por s mismo (incluso sus propios
dispositivos de entrada/salida si son necesarios), el nico lmite prctico para
incrementar las prestaciones aadiendo nuevos nodos, esta dictado por la
topologa empleado para su interconexin. De hecho, el esquema de
interconexin (anillos, matrices, cubos,...), tiene un fuerte impacto en las
prestaciones

de

estos

sistemas.

Adems

de

la

complejidad

de

las

interconexiones, una de las principales desventajas de estos sistemas, como es

evidente, es la duplicacin de recursos caros como memoria, dispositivos de
entrada/salida, que adems estn desocupados en gran parte del tiempo.
Multiprocesadores de memoria compartida (shared-memory multiprocessors),
tambin llamados multiprocesadores estrechamente acoplados (tightly coupled
multiprocessors). Son sistemas con mltiples procesadores que comparten un
nico espacio de direcciones de memoria. Cualquier procesador puede acceder
a los mismos datos, al igual que puede acceder a ellos cualquier dispositivo de
entrada/salida. El sistema de interconexin ms empleado para estos casos, es
el de bus compartido (shared-bus). Tener muchos procesadores en un nico bus
tiene el inconveniente de limitar las prestaciones del sistema a medida que se
aaden nuevos procesadores. La razn es la saturacin del bus, es decir, su
sobre utilizacin; en un sistema de bus compartido, se deriva por la contienda
entre los diferentes dispositivos y procesadores para obtener el control del bus,
para obtener su utilizacin.

ARQUITECTURA RISC

5.

Desventajas y Ventajas de Arquitectura RISC:

Ventajas:

La estrategia RISC tambin tiene grandes ventajas. Debido a que cada

instruccin realiza una operacin muy simple, el cdigo se ejecutar en
aproximadamente el mismo tiempo que el comando MULT de la arquitectura
CISC. Estas instrucciones reducidas RISC requieren menos hardware y es ms
sencillo que las instrucciones complejas, dejando ms espacio para registros
de propsito general. Adems, las optimizaciones sobre un hardware ms

sencillo son mucho ms fciles de realizar.

RISC
ha
alcanzado
a
todos

los

semiconductores:AMD, Intel, MIPS, Motorola, ROSS,

productos

usados

por

fabricantes

trabajo: Apple, DEC, HP, IBM, SUN,

de
entre

fabricantes
y

ordenadores
otros

sus

todos
y

ellos

de
son

estaciones

de

correspondientes

clnicos.
La CPU trabaja ms rpido al utilizar menos ciclos de reloj para ejecutar

instrucciones.
Utiliza un sistema de direcciones no destructivas en RAM. Eso significa que a
diferencia de CISC, RISC conserva despus de realizar sus operaciones en
memoria los dos operandos y su resultado, reduciendo la ejecucin de nuevas
operaciones. Cada instruccin puede ser ejecutada en un solo ciclo del CPU.

Desventajas:

Menor potencia que otros procesadores. Existen operaciones que se aceleran

muchsimo con instrucciones complejas. Sobre todo de ndole matemtica

asociadas a simulaciones, tratamiento de seal de videos, fotos.

En estos casos es mejor tener instrucciones que puedan tratar con cientos de
datos y escribirlos en memoria de una sola tacada .Mayor tamao de los
programas. Esto en la actualidad no tiene importancia ya que en la actualidad
la capacidad de los discos duros ha crecido de forma exponencial y bajada de
su precio pero hace aos era importante.

6.

Resumen:
ARQUITECTURA RISC
8

ARQUITECTURA RISC

Definicin:
RISC es el acrnimo de Reduced Instruction Set Computer lo que en castellano
viene a ser conjunto reducido de instrucciones de computadora. Se entiende
por procesador RISC aquel que tiene un conjunto de instrucciones con unas
caractersticas determinadas.

Caractersticas:
Load/Store.
Arquitectura no destructiva de tres direcciones.
Instrucciones simples.
Ausencia de microcdigo.
Ejecucin en conductos pipelined.
Ejecucin en ciclos nicos single-cycle.

Principios:
El diseo de una mquina RISC se tienen cinco pasos fundamentales:
Analizar las aplicaciones para encontrar las operaciones clave.
Disear un bus de datos que sea ptimo para las operaciones clave.
Disear instrucciones que realicen las operaciones clave utilizando el
Bus de datos.
Agregar nuevas instrucciones slo si no hacen ms lenta a la mquina.
Repetir este proceso para otros recursos.

Los Sistemas De Memoria Cach Y El Multiproceso:

Son un esfuerzo para evitar el nmero de peticiones realizadas por cada CPU al
bus. Los caches son pequeas y rpidas (y por tanto caras) memorias, que
hacen de tampn (buffer) entre la CPU y la memoria externa, para mantener los
datos y/o instrucciones.
El sistema en que la memoria est conectada a los nodos de proceso
establece el primer nivel de distincin entre diferentes sistemas
multiprocesador:
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ARQUITECTURA RISC

Multiprocesadores de memoria distribuida.

Multiprocesadores de memoria compartida.

Desventajas Y Ventajas De Arquitectura RISC:

Ventajas:
RISC

ha

alcanzado

todos

los

fabricantes

de

semiconductores:AMD, Intel, MIPS, Motorola, ROSS, y todos ellos son

productos usados por fabricantes de ordenadores y estaciones de
trabajo: Apple, DEC, HP, IBM, SUN, entre otros y sus correspondientes

clnicos.
La CPU trabaja ms rpido al utilizar menos ciclos de reloj para
ejecutar instrucciones.

Desventajas:

Menor potencia que otros procesadores. Existen operaciones que se

aceleran muchsimo con instrucciones complejas. Sobre todo de ndole
matemtica asociadas a simulaciones, tratamiento de seal de videos,
fotos.

7. Sumary:
RISC ARCHITECTURE
Definition:
RISC stands for Reduced Instruction Set Computer which in Castilian becomes
reduced instruction set computer. by that processor having a RISC instruction set with
specific characteristics it is understood.
Characteristics:
Load / Store.
Architecture nondestructive three directions.
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ARQUITECTURA RISC

Simple instructions.
Absence microcode.
pipelined execution in ducts.
Execution cycles in only single-cycle.

Principles:

The design of a RISC machine are five key steps:

Analyze applications to find key operations.
Designing a data bus that is optimal for key operations.
Design instructions that perform key operations using the
Data bus.
Add new instructions only if they do not slow the machine.
Repeat this process for other resources.

Cache Memory Systems And Multiprocessing:

They are an effort to prevent the number of requests made by each CPU bus. Caches
are small and fast (and therefore expensive) memories, which make buffer (buffer)
between the CPU and external memory to maintain data and / or instructions.
The system memory is connected to nodes process establishes the first level of
distinction between different multiprocessor systems:
Multiprocessor distributed memory.
shared-memory multiprocessors.

Disadvantages and advantages of RISC architecture:

Advantage:
RISC has reached all semiconductor manufacturers: AMD, Intel, MIPS,
Motorola, ROSS, and they are used by computer manufacturers and
workstation products: Apple, DEC, HP, IBM, SUN, among others and
corresponding clones.
The CPU works faster by using fewer clock cycles to execute instructions.
disadvantages:

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ARQUITECTURA RISC

Less power than other processors. There are a lot accelerate operations
with complex instructions. Especially associated with such mathematical
simulations, signal processing videos, photos.
8. Recomendaciones:
Algunas recomendaciones porque debe ser risc

Los que proponen RISC mantienen que su mtodo de procesamiento es ms

eficiente y ms escalable, por lo que los arquitectos pueden aadir unidades de
ejecucin ms fcilmente a un diseo existente y aumentar el rendimiento (las
unidades de ejecucin son los circuitos dentro del chip que hacen gran parte

del trabajo). Similarmente

RISC facilita el multiprocesamiento verdadero, donde varios CPUs trabajan
simtricamente mientras dividen, ejecutan y ensamblan una cadena de

instruccin; los chips CISC pueden hacer lo mismo, pero no son tan efectivos.
La simplicidad de las instrucciones de RISC tambin significa que requieren
menos lgica para ejecutar, reduciendo el costo del chip.

9. Conclusiones:
Cada usuario debe decidirse a favor o en contra de determinada arquitectura de
procesador en funcin de la aplicacin concreta que quiera realizar. Esto vale tanto
para la decisin por una determinada arquitectura RISC, como para determinar si
RISC puede emplearse en forma rentable para una aplicacin concreta.
Si bien el campo de aplicaciones de las arquitecturas RISC de alta capacidad crece
con fuerza, esto no equivale al fin de otras arquitecturas de procesadores y
controladores acreditadas que tambin seguirn perfeccionndose, lo que si resulta
dudoso es la creacin de familias CISC completamente nuevas.
10. Apreciacin del Equipo
La Arquitectura risc es una de las mejore Arquitecturas porque conforme hemos ideo
estudiando e investigando la arquitectura risc pudimos encontrar en sus
caractersticas una riqueza de bondades que sumara a un equipo que tienen como
parte de su arquitectura a una risc. Esta Arquitectura es una de las mejores que
existen en el mundo de hoy moderno y porque no usar una Risc.
11. Glosario de Trminos:
Pipelines: Traducido al espaol significan conductos.
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ARQUITECTURA RISC

Hardwired: Traducido al espaol significan Cableados

Microinstruccin: Un microprograma es una secuencia de datos binarios
o microinstrucciones que representan seales elctricas internas de la
unidad de control de un microprocesador.
Paralelismo: Figura literaria y artstica que consiste en repetir una misma
estructura varias veces pero alterando algn elemento.
Buffer: Memoria de almacenamiento temporal de informacin que permite
transferir los datos entre unidades funcionales con caractersticas de
transferencia diferentes.
ALU: En computacin, la unidad aritmtica lgica o unidad aritmtico-lgica,
tambin conocida como ALU (siglas en ingls de aritmtica logic unit), es un
circuito digital que calcula operaciones aritmticas (como suma, resta,
multiplicacin, etc.) y operaciones lgicas (s, y, o, no), entre valores
(generalmente uno o dos)
12. Linkografa:

http://computadoras.about.com/od/Tecnologias/a/Procesador-Risc.htm
https://es.wikipedia.org/wiki/Reduced_instruction_set_computing
http://www.consulintel.es/html/Tutoriales/Articulos/risc.html
http://www.atc.uniovi.es/atc/inf_superior/4atc/trabajos/paralelas/4-SM%20de
%20Memoria%20Compartida%20comerciales-memoria.pdf
https://issuu.com/virginiapaguay4/docs/virginia_paguay_4b_t3.docx

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