REPBLICA BOLIVARIANA DE VENEZUELA

MINISTERIO DEL PODER POPULAR PARA LA DEFENSA

UNIVERSIDAD NACIONAL EXPERIMENTAL
DE LA FUERZA ARMADA NACIONAL
U.N.E.F.A.
EXTENSIN GUACARA ESTADO CARABOBO.

Investigacin

Docente:
ING. Arianna Bastidas
Ingeniera de Sistemas
5 Semestre
G001D

Alumno:
Sergio Pealoza
2 Corte
Circuitos Lgicos

Guacara; 31 de Mayo de 2016

UNIDAD 4. LGICA COMBINACIONAL

UNIDAD 5. LOGICA COMBINACIONAL CON MSI y LSI.
a) Sumadores: Los sumadores son circuitos importantes para cualquier sistema
digital en el que se procesen datos numricos. Las reglas bsicas de la suma
binaria indican que: 0 + 0 = 0, 0 + 1 = 1, 1 + 0 = 1, 1 + 1 = 10
Al estar sumando nmeros con un tamao fijo de un bit, no es posible tener un
resultado con dos bits Por tanto, la salida de un sumador no es slo el valor de la suma,
ya que tambin es posible que exista acarreo. Para sumar dos nmeros de n bits, hay que
sumar dos a dos los bits del mismo peso y el acarreo de la suma de los bits de peso
inmediato inferior.
El semisumador es un circuito combinacional que realiza la suma de dos dgitos
binarios, obteniendo su suma y el acarreo para la etapa siguiente. No tiene en cuenta el
bit de acarreo de la etapa anterior. Admite dos bits como entrada y genera como salida:
Un bit que representa la suma de los dos bits de entrada Otro bit que representa el
acarreo generado por la suma. La tabla de verdad de este circuito puede deducirse a
partir de las reglas de la suma binaria:
A B Co S
0000
0101
1001
1110

A, B sumandos
Co acarreo de salida
S suma

A partir de esta tabla de verdad se puede observar que la suma puede

implementarse con una operacin XOR y el acarreo de salida con una operacin AND
Si no deseamos utilizar la puerta ORExclusiva, tambin se puede emplear de

Con lo que sus

funciones
cannicas
sern:

esta
forma

Entradas

Salidas

Que una vez implementado con puertas

tendra el circuito:

Imagen 20. Elaboracin propia

Un sumador completo es un circuito combinacional que formar la suma
aritmtica de tres bits de entrada. Consta de tres entradas y dos salidas. Dos de las
variables de entrada que se indican por x y, y se presentan los dos bits significativos que
van a aadirse. La tercera entrada z, representa la cuenta de la posicin previa
significativa ms baja. Son necesarias dos salidas debido a que la suma aritmtica de
tres dgitos binarios varia en valor desde 0 a 3 y el 2 o 3 binarios requieren dos dgitos.
Las dos salidas se denotan por smbolos S para suma y C para la cuenta que se lleva. La
variable binaria S da el valor del bit menos significativo de la suma. La variable binaria
C da la cuenta que se lleva de salida.
Entradas

Salidas

C-1

Sus funciones cannicas sern:

Que una vez simplificadas quedaran:

O bien:

Una vez implementado con puertas lgicas el sumador presentara cualquiera de

los siguientes circuitos:

Imagen 21. Elaboracin propia

Imagen 22. Elaboracin propia

b) Sustractores: Un restador es un circuito lgico que calcula la operacin resta.

Para realizar la resta se coloca el nmero binario del primer operando
(minuendo) en los interruptores A1, A2, A3, A4; y el nmero binario del segundo
operando (sustraendo) en los interruptores B1, B2, B3 y B4.
El interruptor S / R (Suma / Resta) se coloca hacia la posicin de "Resta", enviando un
nivel lgico 1 al Cin del primer bloque y configurando l y B4 inversor / buffer
compuesto por las compuertas EXOR como inversor.

c) Sumador binario Paralelo: es una funcin digital que produce la suma

aritmtica de dos nmeros binarios en paralelo. Consta de dos sumadores
completos conectados en cascada, con el acarreo de salida de un sumador
completo conectada al acarreo de entrada, del siguiente sumador completo.
Dos nmeros binarios de n bits pueden sumarse por medio de este circuito. Para
demostrar con un ejemplo especfico considrese dos nmeros binarios, A = 1011 y
B 0011 cuya suma S= 1110. Cuando se agregan un par de bits de un sumador
completo el circuito produce un bit de arranque que se usa con el par de bits de una
posicin ms significativa. Esto se muestra en la siguiente tabla:

Los bits se suman

con sumadores completos, comenzando con el bit menos significativo (suscrito) para
formar el bit de suma y el bit de arrastre. Las entradas y las salidas del circuito
sumador completo de la Figura 1 se indican a continuacin.
El arrastre de entrada
C1 en la posicin menos significativa debe ser O. El valor de C1+1 en una posicin
significativa dada es el arrastre de salida del sumador completo. Este valor se
trasfiere al bit de arrastre de entrada del sumador completo que agrega los bits a una
posicin significativa de mayor posicin a la izquierda. La suma de bits es generada
as, comenzando desde la posicin de la extrema derecha y es disponible tan pronto
como se genere el bit de arrastre previo correspondiente.

La suma de dos nmeros binarios de i bits, A y B pueden generarse de dos maneras:

en serie o en paralelo. El mtodo de la suma en serie usa solamente un circuito sumador
completo y un elemento acumulador para conservar el arrastre de salida generado. El
par de bits en A y B se trasfiere en serie, uno a la vez a travs del solo sumador completo
para producir una cadena de bits salida de la suma. El bit de arrastre de salida
acumulado de un par de bits se usa como bit de arrastre de entrada para el siguiente par
de bits. El mtodo en paralelo usa n circuitos sumadores completos y todos los bits de A
y B se aplican simultneamente. El bit de arrastre de salida de un sumador completo se
conecta al arrastre de entrada del sumador completo de la posicin siguiente a la
izquierda. Una vez se hayan generado los bits de arrastre, los bits de la suma correcta
salen por las salidas de suma de los sumadores completos.
Un sumador paralelo binario es una funcin digital que produce una suma aritmtica
de dos nmeros binarios en paralelo. Este consiste en sumadores completos conectados
en cascada con la salida de arrastre de un sumador completo conectado al arrastre de
entrada del siguiente sumador completo.
La Figura 2 muestra la interconexin de cuatro circuitos sumadores completos (FA)
para dar un sumador paralelo binario de cuatro bits. Los sumadores de A y los bits
sumadores de B se designan por medio de nmeros suscritos de derecha a izquierda con
el suscrito 1 denotando el bit de ms bajo orden. Los arrastres se conectan en cadena a
travs de los sumadores completos. El arrastre de entrada del sumador es C1 y la salida
de arrastre es C3. Las salidas S generan los bits de suma requeridos. Cuando el circuito
sumador completo de cuatro bits se encapsula dentro de una pastilla CI tendr cuatro
terminales para un sumando, cuatro terminales para otro sumando, cuatro terminales
para los bits de suma y dos terminales para los arrastres de entrada y salida. Un sumador
completo de n bits requiere n sumadores completos. Puede construirse a partir de las CI

sumadores completos de 4, 2 y 1 bit conectando en cascada varias pastillas. La salida de

arrastre de una pastilla debe conectarse a la entrada de arrastre de aquella con los
siguientes bits de mayor orden. Los sumadores completos de 4 bits son un ejemplo
tpico de una funcin MSI. Pueden usarse en muchas aplicaciones que incluyen
operaciones aritmticas. Obsrvese que el diseo de este circuito por medio del mtodo
clsico necesitara una tabla de verdad con 2 = 512 ra1, ya que hay nueve entradas al
circuito. Mediante el uso de un mtodo iterativo de colocar en cascada una funcin ya
conocida se puede obtener una configuracin simple y bien organizada.

d) Sumador Decimal: Un sumador decimal requiere un mnimo de nueve entradas

y cinco salidas, ya que se requieren cuatro bits para codificar cada dgito decimal
y el circuito debe tener un arrastre de entrada y uno de salida. Por supuesto, hay
una gran variedad de circuitos de suma decimal que dependen del cdigo usado
para representar los dgitos decimales. El diseo de un circuito combinacional de
nueve entradas y cinco salidas por el mtodo clsico requiere una tabla de verdad
con 2e:512 entradas. La mayora de las combinaciones de entrada son
condiciones de no importa, ya que cada entrada de cdigo binario tiene seis
combinaciones que son vlidas. Las funciones de Boole simplificadas por el
circuito pueden obtenerse por un mtodo de tabulado generado por un
computador y el resultado podra ser probablemente una conexin de compuertas
formando un patrn irregular. Un procedimiento alterno, es sumar los nmeros
con circuitos sumadores completos, teniendo en cuenta el hecho de que no se
usan seis combinaciones en cada entrada de 4 bits. La salida debe ser modificada
de tal manera que solamente aquellas combinaciones binarias, vlidas del cdigo
decimal, se generen.
Sumador BDC: Considrese la suma aritmtica de dos dgitos decimales en BDC, con
un arrastre posible de un estado anterior. Como cada dgito de entrada no excede a l
suma de salida no puede ser mayor que 9+9+1:19, siendo el 1 en la suma, el arrastre de
salida. Al suponer que se aplican dos dgitos BDC a un sumador binario de 4 bits, el
sumador formar la suma en binario y producir un resultado que puede variar entre 0 y
19. Estos nmeros decimales se listan en la Tabla 5-1 y se marcan con smbolos K, Z 8,
Z4, Z 1 , K es el arrastre y los escritos bajo la Letra Z representan los pesos,' 4, 2 y 1 que
deben ser asignados a los cuatro bits en el cdigo BDC. La primera columna en la tabla
Lista las sumas binarias a medida que aparecen en las salidas de un sumador binario de
4 bits. La suma de salida de dos dgitos decimales debe representarse en BDC y debe
aparecer en la forma listada en la segunda columna de la tabla. El problema es encontrar
una regla simple por medio de la cual el nmero binario en la primera columna puede
convertirse a la correcta representacin de dgitos BDC del nmero en la segunda
columna.
Al examinar el contenido de la tabla, es aparente que cuando la suma binaria sea igual o
menor que 1001, el correspondiente nmero BDC es idntico y por tanto no se necesita
conversin. Cuando el nmero binario es mayor que 1001 se obtiene una representacin

BDC no vlida. La suma del binario 6 (0110) a la suma binaria lo convierte a la

representacin BDC correcta y tambin produce el arrastre de salida requerido. El
circuito lgico que detecta la correccin necesaria puede derivarse de las entradas de la
tabla. Es obvio que se necesita una correccin cuando la suma binaria tiene un arrastre
de salida K=1. Las otras seis combinaciones desde 1010 hasta 1111 que necesitan una
correccin tienen un 1 en la posicin Z 8. Para distinguirlos del nmero binario 1000 y
1001 que tambin tienen un 1 en la posicin z 8, se especificar ms adelante Z 4 deben
tener un 1. La condicin para que una correccin y un arrastre de salida pueda ser
expresada por medio de una funcin de Boole: C: K + ZBZ4+ Z8Z2
Cuando C=l, es necesario agregar 0110 a la suma binaria y suministrar un arrastre de
salida a la siguiente etapa.

Un sumador BDC: Es un circuito que agrega dos dgitos BDC en paralelo y produce un
dgito suma en BDC. Un Sumador BDC debe incluir la correccin lgica en su
construccin interna. Para agregar 0110 en la suma binaria, se usa un segundo sumador
binario de 4 bits como se muestra en la Figura 5-6. Los dos dgitos decimales,
conjuntamente con un arrastre de entrada, se agregan primero en el sumador binario de 4
bits superior para producir la suma binaria. Cuando el arrastre de salida es igual u no se
agrega nada a la suma binaria. Cuando es igual a 1 se agrega el binario 0110 a la suma
binaria por medio del sumador binario de 4 bits inferior.

e) Decodificador: Un decodificador es un circuito combinacional que convierte la

informacin binaria de n lneas de entrada a un mximo de 2n lneas nicas de
salida. Si la informacin decodificada de n bits tiene combinaciones no usadas o
de no importa, la salida del decodificador tendr menos de 2n salidas. EI nombre
decodificador se usa conjuntamente con cierto tipo de convertidores de cdigo
tal como el decodificador BDC a siete segmentos. Las tres entradas se
decodifican en ocho salidas y cada salida representa uno de los trminos
mnimos de las variables de 3 entradas. Los tres inversores generan el
complemento de las entradas y cada una de las ocho compuertas AND generan
uno de los trminos mnimos. aplicacin particular de este decodificador sera
una conversin binaria a octal. Las variables de entrada podran representar un
nmero binario y las salidas representaran los ocho dgitos en el sistema de
numeracin octal. Sin embargo un decodificador en lnea de 3 a 8 puede ser
usado para decodificar cualquier cdigo de 3 bits para genera. ocho salidas, una
para cada elemento del cdigo.

f) Comparadores: la comparacin de dos nmeros es una operacin que

determina si un nmero es mayor que, menor que o igual a otro nmero. Un
comparador de es un circuito combi nacional que compara dos nmeros, A y B
determina sus magnitudes relativas. El resultado de la comparacin se especifica
por medio de tres variables binarias A >B cuando A = B, o A<B.

g) Multiplexores: Multiplexar significa trasmitir una gran cantidad de unidades de

informacin por un nmero pequeo de canales o lneas. Un multiplexor digital
es un circuito combi nacional que selecciona informacin binaria de una de
muchas lneas de entrada pra dirigirla a una sola lnea de salida. La seleccin de
una lnea de entrada en particular es controlada por un conjunto de lneas de
seleccin. Normalmente hay 2 n lneas de entrada y n lneas, de seleccin cuyas
combinaciones de bits determinan cul entrada se selecciona.
Un multiplexor de 4 lneas a I lnea se muestra en la Figura 5-16. Cada una de las
cuatro lneas de entrada I0 a I3, se aplican a una entrada de una compuerta AND. Las
lneas de seleccin S1 Y S0 se decodifican para seleccionar una compuerta AND en
particular. La tabla de funcin en la figura lista el camino de entrada a salida para cada
combinacin posible de bits las lneas de seleccin. Cuando esta funcin MSI se usa en
el diseo de un sistema digital sta se representa en la forma de diagrama de bloque
como se muestra en la Figura 5-16(c). Para demostrar la operacin del circuito
considrese el caso cuando S1 S0:10. La compuerta AND asociada con la entrada I2
tiene dos de sus entradas iguales a 1 y una tercera entrada conectada a 12. Las otras tres
compuertas AND tienen al menos una entrada igual a 1 cual hace su salida igual a 0. La
salida de la compuerta OR es "Not" es ahora igual al valor de I2 generando as un

camino de la entrada seleccionada a la salida. Un multiplexor se llama tambin un

selector de datos ya que selecciona una de muchas entradas y gua la informacin
binaria a la lnea de salida. Las compuertas AND y los inversores en un multiplexor se
asemejan a un circuito decodificador y sin embargo ellos decodifican las lneas de
seleccin de entrada. En general, un multiplexor de 2 n a 1 Lnea se construye con un
decodificador de n a 2 n agregndole 2 n lneas de entrada, cada una para cada compuerta
AND. Las salidas de las compuertas AND se aplican a una sola compuerta OR para
generar una salida de 1 lnea. El tamao del multiplexor se Especifica por el nmero 2 n
de sus lneas de entrada y de la sola lnea de salida, implicando as que contiene n lneas
de seleccin. Un multiplexor es a menudo abreviado como MUX. Como en los
decodificadores, los CI multiplexores pueden tener una entrada de activacin para
controlar la operacin de la unidad. Cuando la entrada de activacin est en un estado
binario dado, las salidas se inhabilitan o cuando est en el otro estado (el estado de
habilitacin) el circuito funciona como un multiplexor normal. La entrada de
habilitacin o activacin (algunas veces llamada strobe) puede ser usada para expandir
dos o ms CI multiplexores a un multiplexor digitar con un gran nmero de entradas.

En algunos casos se encapsulan dos o ms multiplexores dentro de un CI. Las

entradas de seleccin y activacin en los CI de mltiple unidad pueden ser comunes a
todos los multiplexores. Como ilustracin se muestra en la Figura 5-17 un CI
multiplexor cudruple de 2lneas a 1lnea. Este tiene cuatro multiplexores cada uno de
los cuales puede seleccionar una de dos lneas de entrada. La salida y, puede ser
seleccionada para ser igual a A1 o B1. De manera similar, la salida y, podra tener el
valor de A1 o B2 y as sucesivamente. Una lnea de seleccin de entrada, s, es suficiente
para seleccionar una de dos lneas en todos los cuatro multiplexores. La entrada de
control E habilita los multiplexores en el estado 0 y los inhabilita en el estado 1. Aunque
el circuito contiene cuatro multiplexores se podra pensar que es un circuito que
selecciona una en un par de

4 lneas de entrada. Como se ve en la tabla de la funcin, la unidad se selecciona cuando

E=0. Entonces, si S=0 las cuatro entradas A tienen una va hacia las salidas. Por otra
parte, si S=1 se seleccionan las otras cuatro entradas B. Las salidas sern todas ceros
cuando E=1 sin tener en cuenta el valor de S. EI multiplexor es una funcin MSI muy
til y' tiene una multitud de aplicaciones. Se usa para conectar dos o ms fuentes a un
solo destino entre las unidades del computador y es til para construir un sistema de bus
comn. Estos y otros usos del multiplexor se discutirn en captulos posteriores
conjuntamente con sus aplicaciones particulares. Aqu se demuestran las propiedades
generales de este elemento y se muestra cmo puede ser usado para ejecutar una funcin
de Boole.
Se habra demostrado en la seccin anterior que el decodificador, puede ser
usado para configurar una funcin de boole una empleando una compuerta OR externa.
Un rpido vistazo al multiplexor de la figura 5-16 revela que es esencialmente un
decodificador con una compuerta OR ya disponible. Los trminos mnimos que va a
incluirse con la funcin que se est ejecutando se escogen haciendo sus lneas de entrada
correspondiente iguales a 1 y aquellos trminos mnimos no incluidos en la funcin se
inhabilitan al hacer las lneas de entradas iguales cero. Esto presenta un mtodo para
configurar cualquier funcin de Boole de n variables con un Multiplexor de 2 n a 1. Sin
embargo, es posible hacer algo mejor que eso.
Si se tiene una funcin de Boole de n+1 variables se toman n de estas variables y
se conectan a las lneas de seleccin del multiplexor. La variable restante de la funcin
se usa para las entradas del multiplexor. Si A es esta sola variable, las entradas del
multiplexor se escogen para ser A A' 1 0. Mediante un concienzudo uso de estos,
valores para las entradas y conectando las otras variables a las lneas de seleccin, se
puede configurar cualquier funcin de Boole con un multiplexor. De esta forma es
posible generar cualquier funcin de n + 1 variables con un multiplexor de 2 n a l. Para
demostrar este procedimiento con un ejemplo concreto, considrese la funcin de tres
variables: F(A, B, C): 1, 3, 5,6).
La funcin puede ser configurada con un multiplexor de 4 a 1 como se muestra
en la Figura 5-18. Dos de las variables B y C se aplican las lneas de seleccin en ese
orden, es decir, B se conecta a S1 y C a S0. Las entradas del multiplexor son 0,1, A y ',
Cuando BC =00 la salida F=0 ya que I0 =0. Por tanto, ambos trminos mnimos
m0=A,B,C y m4= A B C producen una salida 0, ya que la salida es 0 cuando BC=00
sin tener en cuenta el valor de A. Cuando BC=01, la salida F= 1, ya que I1=1. Por tanto,

ambos trminos mnimos m1=ABC y m5= ABC producen una salida de 1 ya que la
salida es 1 cuando BC =01 sin tener en cuenta el valor de A. Cuando BC=10 la entrada
I2, es seleccionada. Como A se conecta a esta entrada, la salida ser igual a 1, solamente
para el trmino mnimo m6=ABC, pero no para el trmino mnimo m 2 =ABC, debido
a que A=1, entonces A = 0 I como I2= 0 se tiene entonces que F= 0. Finalmente cuando
BC= 11 se selecciona la entrada I3. Como A' se conecta a esta entrada, la salida ser
igual a 1 solamente para el trmino mnimo m3=ABC pero no para m7=ABC. Esta
informacin se sumariza en la Figura 5-18(b), la cual es la tabla de verdad de la funcin
que se requiere ejecutar. La anterior discusin muestra por anlisis que el multiplexor
configura la funcin requerida. Se representar ahora un procedimiento generar para
configurar cualquier funcin de Boole de n variable con un multiplexor de 2n-1 a 1.

Primero se expresa la funcin en su forma de suma de trminos mnimos. Se

asume que la secuencia ordenada de variables escogidas para los trminos mnimos es
ABCD. . ., donde A es la variable de la extrema izquierda en una secuencia ordenada de
n variables y BCD... son los n-1 variables restantes. Se conectan las n - 1 variables a las
lneas de seleccin del multiplexor con B conectada a una lnea de seleccin de mayor
orden, C a la siguiente lnea menor de seleccin y as sucesivamente hasta la ltima
variable la cual se conectada a la lnea de seleccin de ms bajo orden s6. Considrese la
variable A. Como esta variable est en la posicin de ms alto orden en una secuencia de
variables, ser complementada en los trminos mnimos o hasta (2 n/2) - 1 los cuales
comprenden la primera mitad en la lista de los trminos mnimos. La segunda mitad de
los trminos mnimos tendrn su variable A sin complementar. Para una funcin de tres
variables, A, B, C se tiene ocho trminos mnimos. La variable A se complementa en los
trminos mnimos 0 a 3 y no se complementa en los trminos mnimos 4 a 7.
Lstese las entradas del multiplexor i bajo ellas los trminos mnimos en dos
columnas. La primera fila incluye todos los trminos mnimos en los cuales A es
complementada y la segunda fila todos los trminos mnimos con A no complementada
de la manera mostrada en la Figura 5-18(c). Encirrese en un crculo todos los trminos
mnimos de la funcin e inspeccinese cada columna separadamente. Si los dos
trminos mnimos en una columna no estn en crculo aplquese 0 a la entrada
correspondiente del multiplexor.
Si los dos trminos mnimos estn en un crculo aplquese 1 a la entrada
correspondiente del multiplexor. Si el trmino mnimo inferior est encerrado en un
crculo y el superior no lo est aplquese A a la entrada correspondiente del multiplexor.
Si el trmino mnimo superior est encerrado en un crculo y el inferior no lo est
aplquese A' a la entrada correspondiente del multiplexor. Este procedimiento se

desprende de las condiciones establecidas durante el anlisis previo. La Figura 5-18(c)

muestra la configuracin de la funcin de Boole: F(A, B, C)= (1, 3, 5, 6) de la cual se
obtiene las conexiones del multiplexor de la Figura 5-18(a). Ntese que B debe
conectarse a sr y C a s,,. No es necesario escoger la variable de la extrema izquierda de
la secuencia ordenada de una lista de variables para las entradas del multiplexor. De
hecho, se pueden escoger cualquiera de las variables para las entradas del multiplexor si
se tiene en cuenta la modificacin de la tabla de ejecucin. Supngase que se va a
configurar la misma funcin con un multiplexor, pero usando las variables A y B para la
lnea de seleccin s, y so, y la variable C para las entradas del multiplexor. La variable C
se complementa en los trminos mnimos pares y no se complementa para los impares
ya que es la ltima variable en la secuencia de las variables listadas. El arreglo de las
dos filas de trminos mnimos en este caso debe ser como se muestra en la Figura 519(a). Encerrando en un crculo los trminos mnimos y usando las reglas establecidas
anteriormente se obtienen las conexiones del multiplexor para la configuracin de la
funcin como se ve en la Figura 5-19(b). En forma similar, es posible usar cualquier
variable de la funcin en las entradas del multiplexor. Se pueden formular varias
combinaciones para configurar una funcin de Boole con multiplexores. De cualquier
manera, todas las variables de entrada a excepcin de una, se aplican a las lneas de
seleccin. La variable restante o su complemento 0 1 se aplican a las entradas del
multiplexor.

h) Memoria de solo Lectura (ROM): Se vio en la Seccin 5-5 que un

decodificador genera los 2n trminos mnimos de la n entradas variables.
Colocando las compuertas OR para sumar los trminos mnimos de las funciones

de Boole se podr generar cualquier circuito combi nacional. Una memoria de

solo lectura (ROM) que viene de Read Only Memory) es un. elemento que
incluye el decodificador y las compuertas OR dentro de una sola cpsula de CI.
Las conexiones entre las salidas del decodificador y las entradas de las
compuertas OR pueden especificarse para cada configuracin particular
"programando" la ROM. La ROM se usa a menudo para configurar un circuito
combi nacional complejo en una cpsula de CI y as eliminar los cables de
conexin. Una ROM es esencialmente un dispositivo (o acumulador) de
memoria en el cual se almacena un conjunto fijo de informacin binaria. La
informacin binaria debe especificarse por el usuario y luego enclavarse en la
unidad para formar el patrn de interconexin requerida. Las ROM vienen con
enlaces internos especiales que pueden esta fusionados o abiertos. La
interconexin deseada para una aplicacin particular requiere que ciertos enlaces
estn fusionados para formar los caminos del circuito necesarios. Una vez que se
establezca un patrn para una ROM, este permanecer fijo aunque se haga un
corte de corriente y luego se restablezca. Un diagrama de bloque de una ROM se
muestra en la Figura 5-21. Este consiste en n lneas de entrada y m lneas de
salida. Cada combinacin de bits de las variables de entrada se llama una
direccin. Cada combinacin de bits que sale por las lneas de salida se llama
una palabra. EI nmero de bits por palabra es igual al nmero de lneas de salida
m. Una direccin es esencialmente un nmero binario que denota uno de los
trminos mnimos de n variables. El nmero de direcciones diferentes posibles
con n variables de entrada es 2". Una palabra de salida puede ser seleccionada
por una direccin nica y como hay 2" direcciones diferentes

En una ROM, hay 2 n palabras diferentes qu se dice que estn acumuladas en la

unidad. La palabra disponible en las lneas de salida, en cualquier momento dado,
depende del valor de la direccin aplicada a las lneas de las lneas de entrada. Una
ROM se caracteriza por el nmero de bits por palabra m. Esta terminologa se usa
debido a la similitud entre la memoria de solo lectura y la memoria de lectura-escritura
que se presenta en la Secci6n 7-7.
Considrese una ROM de 32 X 8. La unidad consiste en 32 palabras de 8 bits cada una.
Esto significa que hay ocho lneas de salida y 32 palabras distintas almacenadas en la
unidad, cada una de las cuales puede aplicar a cada una de las Lneas de salida. La
palabra particular seleccionada que est presente en las lneas se determina a partir
cinco lneas de entrada. Hay solamente cinco entradas en una ROM de 32 X 8 porque 2
5
:=32 y con cinco variables se puede especificar 32 direcciones o trminos mnimos.
Para cada direccin de entrada hay una palabra nica seleccionada. As, si una direccin
de entrada es 00000, se selecciona la palabra nmero 0 y est aparece en las lneas de

salida. Si la direccin de entrada es 11111, se selecciona la palabra nmero 31 y se

aplica a las lneas de salida. Entre la primera y la ltima hay otras 30 direcciones que
pueden seleccionar otras 30 Palabras. El nmero de palabras en una ROM se determina
del hecho de que se necesitan n lneas de entrada para especificar 2 n palabras. Una
ROM se especifica algunas veces por el nmero total de bits que contiene, el cual, ser
2 n x m. Por, ejemplo, una ROM de 2048 bits puede organizarse como 512 palabras de 4bits cada una.
i) Arreglo lgico Programable: LSI Llamado arreglo lgico programable o PLA
(viene de programable logic array). Un PLA es similar a una ROM en concepto;
sin embargo el PLA lo produce la decodificacin completa de las variables y no
genera todos los trminos mnimos como en una ROM. En un PLA, el
decodificador se remplazar mediante un grupo de compuertas AND, cada una de
las cuales pueden ser programadas para generar un trmino producto de las
variables de entrada. Las compuertas AND y OR dentro del PLA se fabrican
inicialmente con enlaces entre ellas. Las funciones especficas de Boole se
ejecutan en la forma de suma de productos al abrir los enlaces adecuados y dejar
las conexiones deseadas.
Un diagrama de bloque de un PLA se muestra en la Figura 5-25. Este consiste en n
entradas, m salidas, k trminos de producto y m trminos de suma. Los trminos de
producto constituyen un grupo de K compuertas AND y los trminos de suma
constituyen un grupo de m compuertas OR. Los enlaces se colocan entre todas las
entradas n y sus valores complementados. Otro grupo de enlaces en los inversores de
salida permite que se genere la funcin de salida o en la forma de AND-OR o en la
forma AND-OR invertida con el enlace del inversor en su lugar, se puentea "el inversor
dando una configuracin AND-OR. Cuando se rompe el enlace el inversor se vuelve
parte del circuito y la funcin se configura en la forma AND-OR invertida. EI tamao
del PLA se especifica por el nmero de entradas, el nmero de trminos de producto y el
nmero de salidas (el nmero de trminos de suma es igual al nmero de salidas). Un
tpico PLA tiene 16 entradas, 48 trminos producto y 8 salidas. El nmero de enlaces
programados es 2n * K+K*m+ m mientras que los de la ROM son 2 n*m. La Figura 526 muestra una construccin interna de un PLA especfico. Tiene tres entradas, tres
trminos producto y dos salidas. Tal PLA es muy pequeo para encontrarse
comercialmente; se presenta aqu solamente para propsito de demostracin. Cada
entrada y su complemento se conectan por medio de enlaces a las entradas de todas las
compuertas AND. Las salidas de las compuertas AND se conectan por medio de enlaces
a cada entrada de las compuertas OR. Se suministran dos enlaces ms con los inversores
de salida. Al romper los enlaces seleccionados y dejar otro. El lugar, es posible, ejecutar
configuraciones de funciones de Boole en la forma de suma de productos.