UNIVERSIDAD NACIONAL JORGE BASADRE GROHMANN

Facultad de Ingeniera
Escuela Acadmico Profesional de Ingeniera Qumica

TRABAJO ENCARGADO

Ttulo: FLIP PLOP J-K

Asignatura:

Sistemas Electrnicos Analgicos y Digitales

ALMUMNA:

Laura Sofa Baca Delgado

CDIGO:
2013 - 39350
PROFESOR:
Ing. Alberto E. Cohaila Ramos

TACNA PER

2016

FLIP FLOP J-K

I.

Disear un contador descendente Mdulo 8:

Tabla de verdad:

CONTE
O
7
6
5
4
3
2
1
0

ESTADO
PRESENTE
QA
QB
QC
1
1
1
1
1
0
1
0
1
1
0
0
0
1
1
0
1
0
0
0
1
0
0
0

ESTADO
SIGUIENTE
QA+1 QB+1 QC+1
1
1
0
1
0
1
1
0
0
0
1
1
0
1
0
0
0
1
0
0
0
1
1
1

ENTRADAS DE CADA FLIP

FLOP
JA
KA
JB
KB
JC
KC
X
0
X
0
X
1
X
0
X
1
1
X
X
0
0
X
X
1
X
1
1
X
1
X
0
X
X
0
X
1
0
X
X
1
1
X
0
X
0
X
X
1
1
X
1
X
1
X

Mapas de Karnaugh:
-

FFA

J A QBQC

K A QB QC

J B QC

K B QC

JC 1

KC 1

FFB

FFC

Simulacin de circuito:
5V

CA

A B C D E F G

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

74LS73N

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

74LS08D

74LS73N

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

7
1
2
6

A
B
C
D

3
5
4
8

~LT
~RBI
~BI/RBO
GND

74LS73N

VCC
OA
OB
OC
OD
OE
OF
OG

320

16
13
12
11
10
9
15
14

320
320
320
320

74LS47D

320
320

50Hz

II.

Disear un contador ascendente Mdulo 16:

Tabla de verdad:

CONTE
O
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

ESTADO
PRESENTE
QA

QB

QC

QD

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Mapas de Karnaugh:
-

FFA

ESTADO
SIGUIENTE
QA+ QB+ QC+ QD+
1

0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0

0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0

0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

ENTRADAS DE CADA FLIP

FLOP
JA KA JB KB JC KC JD KD
0
0
0
0
0
0
0
1
X
X
X
X
X
X
X
X

X
X
X
X
X
X
X
X
0
0
0
0
0
0
0
1

0
0
0
1
X
X
X
X
0
0
0
1
X
X
X
X

X
X
X
X
0
0
0
1
X
X
X
X
0
0
0
1

0
1
X
X
0
1
X
X
0
1
X
X
0
1
X
X

X
X
0
1
X
X
0
1
X
X
0
1
X
X
0
1

1
X
1
X
1
X
1
X
1
X
1
X
1
X
1
X

X
1
X
1
X
1
X
1
X
1
X
1
X
1
X
1

J A QBQC QD

k A QBQC QD

FFB

J B QC QD

K B QC QD

J C QD

K C QD

JD 1

KD 1

FFC

FFD

Simulacin de circuito:

5V
74LS08D

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

14
1
3

1J
1CLK
1K

~1CLR

74LS73N

1Q

12

~1Q

13

74LS08D

14
1
3

1J
1CLK
1K

~1CLR

74LS73N

1Q

12

~1Q

13

14
1
3

1J
1CLK
1K

~1CLR

74LS73N

1Q

12

~1Q

13

74LS73N

50Hz

III.

Disear un contador descendente Mdulo 16:

Tabla de verdad:
CONTE
O
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0

ESTADO
PRESENTE
QA

QB

QC

QD

1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0

1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0

1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0

1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

ESTADO
SIGUIENTE
QA+ QB+ QC+ QD+
1

1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1

1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1

1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

ENTRADAS DE CADA FLIP

FLOP
JA KA JB KB JC KC JD KD
X
X
X
X
X
X
X
X
0
0
0
0
0
0
0
1

0
0
0
0
0
0
0
1
X
X
X
X
X
X
X
X

X
X
X
X
0
0
0
1
X
X
X
X
0
0
0
1

0
0
0
1
X
X
X
X
0
0
0
1
X
X
X
X

X
X
0
1
X
X
0
1
X
X
0
1
X
X
0
1

Mapas de Karnaugh:
Evidentemente, las ecuaciones resultantes, sern los negados del caso anterior:
J A QB QC QD
k A QB QC QD
J B QC QD

K B QC QD

J C QD

K C QD

JD 1

KD 1

Simulacin de circuito:

0
1
X
X
0
1
X
X
0
1
X
X
0
1
X
X

X
1
X
1
X
1
X
1
X
1
X
1
X
1
X
1

1
X
1
X
1
X
1
X
1
X
1
X
1
X
1
X

5V

14
1
3
2

1J
1CLK
1K

1Q

12

~1Q

13

14
1
3
2

~1CLR

74LS73N

1J
1CLK
1K

1Q

12

~1Q

13

~1CLR

74LS08D

14
1
3

1J
1CLK
1K

~1CLR

74LS73N

1Q

12

~1Q

13

74LS73N

74LS08D

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

74LS73N

50Hz

IV.

Disear un contador par Mdulo 8 (0, 2, 4, 0, 2, 4):

Tabla de verdad:

CONTE
O
0
2
4
6

ESTADO
PRESENTE
QA
QB
QC
0
0
0
0
1
0
1
0
0
1
1
0

ESTADO
SIGUIENTE
QD+1 QA+1 QB+1
0
1
0
1
0
0
1
1
0
0
0
0

ENTRADAS DE CADA FLIP

FLOP
JA
KA
JB
KB
JC
KC
0
X
1
X
0
X
1
X
X
1
0
X
X
0
1
X
0
X
X
1
X
1
0
X

Mapas de Karnaugh:
Estos se realizan considerando 2 bits, sin tener en cuenta a Q C, pues tiene un valor
constante, por tanto QA y QB son independientes de l:
-

FFA

J A QB

FFB

K A QB

JB 1

KB 1

JC 0

KC 0

FFC

Simulacin de circuito:
5V

CA

A B C D E F G

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

14
1
3

1J
1CLK
1K

~1CLR

74LS73N

1Q

12

~1Q

13

74LS73N

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

74LS73N

7
1
2
6

A
B
C
D

3
5
4
8

~LT
~RBI
~BI/RBO
GND

VCC
OA
OB
OC
OD
OE
OF
OG

16
13
12
11
10
9
15
14

74LS47D

220
220
220
220
220
220
220

50Hz

V.

Disear un contador impar Mdulo 8 (1, 3, 5, 7, 1, 3, 5, 7):

Tabla de verdad:

CONTE
O
1
3
5
7

ESTADO
PRESENTE
QA
QB
QC
0
0
1
0
1
1
1
0
1
1
1
1

ESTADO
SIGUIENTE
QD+1 QA+1 QB+1
0
1
1
1
0
1
1
1
1
0
0
1

ENTRADAS DE CADA FLIP

FLOP
JA
KA
JB
KB
JC
KC
0
X
1
X
X
0
1
X
X
1
X
0
X
0
1
X
X
0
X
1
X
1
X
0

Mapas de Karnaugh:
-

FFA

J A QB

K A QB

JB 1

KB 1

FFB

FFC
Para este caso es necesario que
ascendente par.

JC 1

KC 0

, de otro modo, se obtendra un contador

Simulacin de circuito:
5V

CA

A B C D E F G

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

14
1
3

1J
1CLK
1K

~1CLR

74LS73N

1Q

12

~1Q

13

14
1
3

1J
1CLK
1K

~1CLR

74LS73N

1Q

12

~1Q

13

74LS73N

7
1
2
6

A
B
C
D

3
5
4
8

~LT
~RBI
~BI/RBO
GND

VCC
OA
OB
OC
OD
OE
OF
OG

100

16
13
12
11
10
9
15
14

100
100
100
100

74LS47D

100
100

50Hz

VI.

Disear un contador par Mdulo 16 (0, 2, 4,, 14, 0, 2, 4):

Tabla de verdad:

CONTE
O
0
2
4
6
8
10
12
14

ESTADO
PRESENTE
QA

QB

QC

QD

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
0
0
0
0
0

ESTADO
SIGUIENTE
QA+ QB+ QC+ QD+
1

0
0
0
1
1
1
1
0

0
1
1
0
0
1
1
0

1
0
1
0
1
0
1
0

0
0
0
0
0
0
0
0

ENTRADAS DE CADA FLIP

FLOP
JA KA JB KB JC KC JD KD
0
0
0
1
X
X
X
X

X
X
X
X
0
0
0
1

0
1
X
X
0
1
X
X

Mapas de Karnaugh:
Del mismo modo que los dos casos anteriores, se consideran 3 bits:
-

FFA

X
X
0
1
X
X
0
1

1
X
1
X
1
X
1
X

X
1
X
1
X
1
X
1

0
0
0
0
0
0
0
0

X
X
X
X
X
X
X
X

J A QBQC

K A QB QC

J B QC

K B QC

JC 1

KC 1

JD 0

KD 0

-B

FFB

FFC

FFD

Simulacin de circuito:

9V

14
1
3
2

1J
1CLK
1K

1Q

12

~1Q

13

14
1
3
2

~1CLR

74LS73N

1J
1CLK
1K

1Q

12

~1Q

13

14
1
3
2

~1CLR

1J
1CLK
1K

1Q

12

~1Q

13

74LS08D

~1CLR

74LS73N

14
1
3

1J
1CLK
1K

~1CLR

74LS73N

1Q

12

~1Q

13

74LS73N

50Hz

VII.

Disear un contador impar Mdulo 16 (1, 3, 5,, 15, 1, 3, 5, 7):

Tabla de verdad:
CONTE
O
1
3
5

ESTADO
PRESENTE
QA

QB

QC

QD

0
0
0

0
0
1

0
1
0

1
1
1

ESTADO
SIGUIENTE
QA+ QB+ QC+ QD+
1

0
0
0

0
1
1

1
0
1

1
1
1

ENTRADAS DE CADA FLIP

FLOP
JA KA JB KB JC KC JD KD
0
0
0

X
X
X

0
1
X

X
X
0

1
X
1

X
1
X

X
X
X

0
0
0

7
9
11
13
15

0
1
1
1
1

1
0
0
1
1

1
0
1
0
1

1
1
1
1
1

1
1
1
1
0

0
0
1
1
0

0
1
0
1
0

1
1
1
1
1

1
X
X
X
X

X
0
0
0
1

X
0
1
X
X

1
X
X
0
1

X
1
X
1
X

1
X
1
X
1

X
X
X
X
X

0
0
0
0
0

Mapas de Karnaugh:
Los resultados sern los negados del caso anterior, a excepcin de:
JD 1
KD 0
Con la misma justificacin, puesto que si ambos son cero se obtendra un contador par.
Simulacin de circuito:
9V

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

74LS73N

50Hz

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

74LS73N

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

74LS73N

74LS08D

14
1
3

1J
1CLK
1K

~1CLR

1Q

12

~1Q

13

74LS73N