EL-4002

Sistemas Digitales

Diseño Lógico Combinacional

Encoders, Decoders, Mux, Demux, ALUs y más
Codificador (encoder) simple
En general se llama enconder a un circuito que mapea de
mas a menos bits y decoder al que invierte el proceso (i.e.
de menos a más)

• Es muy barato de lógica, pero sólo funciona para

entradas "one-hot“ (si hay mas de un 1 la codificación falla)
• Se podría usar como codificador de posición

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Priority Encoder

Se usa en el manejo de
"interrupciones"

PIC: Programmable
Interrupt Controller
Decodificadores (Decoders)
 Decodificador 1 a 2 Líneas (“1-to-2-Line Decoder”)

 Decodificador 2 a 4 Líneas (“2-to-4-Line Decoder”)

 Notar que el decodificador 2 a 4 Líneas

está hecho de dos decodificadores 1 a 2
Líneas y 4 compuertas AND
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 Ejemplo Expansión Decodificador

 Resulta

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Multiplexor
 Selecciona una de varias entradas

 Ejemplo 2 entradas:

Enabling
Decoder Circuits

I0
Y
S
I1

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Ejemplo: Multiplexor 4 a 1
 Decodificador 2 a 22 líneas

 22 D e c o d e r × 22 AND-OR block
Decoder
S1

4 AND-OR
S0
Decoder
Decode
r S1

S0
I0

Y
I1
Y

I2

I3

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Multiplexores en Cascada
 Multiplexores más grandes pueden realizarse
poniendo en cascada Mux’s más pequeños
< Ambas implementaciones son equivalentes >

I0 2:1 8:1
8:1 I1 mux
I0 mux
I1 4:1 mux
I2 mux I2 2:1
I3 I3 mux
2:1 4:1
Z Z
mux I4 mux
I4 2:1
I5 4:1 I5 mux
I6 mux
I7 I6 2:1
I7 mux
B C A
C A B

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Demultiplexores (Demux)

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Haciendo conexiones...

con un mux y un demux se puede implementar:

• Un switch de 2n x 2n puertas para conectar
múltiples fuentes a múltiples destinos
• Múltiples comunicaciones paralelas sobre un único
medio (cable).
control control

multiplexor demultiplexor
Time-division multiplexing (TDM)

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Synchronous Digital Hierarchy (SDH)
- Es un protocolo de telecomunicaciones ampliamente usado.
- En cada nodo “add-drop multiplexers” suben o bajan datos del anillo.
- Latencia y ancho de banda totalmente predecible

STM-1 (Synchronous
Transport Module
level-1): 155.52 Mbps

E1: 2.048 Mbps

32 x 64Kbps
i.e. 32 canales de voz
Synchronous Digital Hierarchy (SDH)
- SDH esta siendo paulatinamente reemplazado por GBE, aunque este
último no asegura el tiempo de entrega de la información.

Add-drop multiplexers Sala de equipos

SDH
Multiplexores como lógica de propósito
general
 Un multiplexor 2n:1 puede implementar
cualquier función de n variables
 con las variables utilizadas como entradas 1 0
de control, y 0 1
1 2
 las entradas de datos conectadas a 0 ó 1
0 3
 Por tanto, {M(n), 0, 1} es 0 Z (F)
4 8:1 MUX
“funcionalmente completo” 0 5
1 6
 en esencia, un “lookup table” 1 7
S2 S1 S0
 Ejemplo: F ( A, B, C) = m0 + m2 + m6 + m7
= ABC + ABC + ABC + ABC A B C

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Decoders (o demuxs) como lógica de propósito general

 Un decoder 2n puede implementar cualquier función de n

variables (un mux con entrada “1” es un decoder)
 Las entradas de control son usadas como las variables
 La entrada se conectada a ‘1’ (en caso de usar un demux),
 Los minitérminos correspondientes son “sumados” para
formar la(s) función(es)

0 A'B'C'
1 A'B'C Un demultiplexor genera los
2 A'BC' correspondiente minitérminos en base a las
3 A'BC
“1” líneas de control (decodifica las líneas de
DEC 4 AB'C' control)
5 AB'C
6 ABC'
7 ABC
S2 S1 S0

A B C
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Demultiplexores (o Decoders) como lógica
de propósito general (cont.)

 F1 = A'BC'D + A'B'CD + ABCD

 F2 = ABC'D' + ABC 0 A'B'C'D'
1 A'B'C'D
 F3 = (A' + B' + C' + D') 2 A'B'CD' F1
3 A'B'CD
4 A'BC'D'
5 A'BC'D
6 A'BCD'
4:16 7 A'BCD
1 DEC 8 AB'C'D'
9 AB'C'D F2
10 AB'CD'
11 AB'CD
12 ABC'D'
13 ABC'D
14 ABCD'
15 ABCD F3

A B C D
ALU: Arithmetic Logic Units

A
B

4:1 F
MUX

Control signal Operation

ADD S1 S0
Cin
0 0 A and B
Cout S1 S0
0 1 A or B
Block diagram for 1-bit ALU 1 0 A xor B
1 1 A add B
16
ALU de 4-Bit
S1 S0

A0
B0 1-bit ALU F0
Cin
Cout0
A1 F1
B1 1-bit ALU

Cout1

A2 F2
1-bit ALU
B2
Cout2
A3 1-bit ALU F3
B3
Cout3

17
74F381 4-Bit
Arithmetic Logic Unit

Cn
G
P
 Carry Look Ahead
• Para acelerar el funcionamiento, algunas ALUs tienen salida de “Carry
Generate” (G) y de “Carry Propagate” (P).
• Usando estas salidas y un modulo de lógica adicional llamado Carry Look
Ahead, se puede reducir el tiempo en que la ALU converge al valor correcto.
Arithmetic Logic Unit (ALU): Otro diseño

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Problema