INDICE

HISTORIA.3

TEORIA.4

SECUENCIA DE DISEO..5
PROCEDIMIENTO DE DISEO...6

CONCLUSION.8

BIBLIOGRAFIA9

Historia
VHDL es un lenguaje definido por el IEEE (Institute of Electrical and Electronics
Engineers) (ANSI/IEEE 1076-1993) usado por ingenieros y cientficos para
describir circuitos digitales o modelar fenmenos cientficos respectivamente.
VHDL es el acrnimo que representa la combinacin de VHSIC y HDL, donde
VHSIC es el acrnimo de Very High Speed Integrated Circuit y HDL es a su vez el
acrnimo de Hardware Description Language.
VHDL lenguaje de Descripcin de Hardware, se desarroll por los aos de 1980
como un cambio de acciones de un proyecto de investigacin de circuitos
integrados de gran velocidad consolidado por el Departamento Americano de
Defensa. Durante el programa de VHSIC, se confrontaron investigadores con la
tarea desalentadora de describir circuitos de escala enorme (durante ese tiempo) y
de manejar problemas de diseo de circuito muy grandes que involucraron
mltiples equipos de ingenieros. Con solamente herramientas de diseo a nivel de
compuertas disponibles, se comprenda pues que se necesitaran mtodos de
diseos mejores, ms estructurados y de otras herramientas. Para resolver este
desafo, un equipo de ingenieros de tres compaas: IBM, Texas Instruments e
Intermetrics, fueron contratados por el departamento de Defensa para completar la
especificacin y aplicacin de un nuevo mtodo de descripcin de diseo basado
en un lenguaje. La primera versin pblicamente disponible de VHDL, versin 7.2,
se solt en 1985.
En 1986, el Instituto de Ingenieros Elctricos y Electrnicos, Inc. (IEEE) se
present con una propuesta para regularizar el lenguaje, el cual se hizo en 1987
despus de los perfeccionamientos sustanciales y modificaciones, fue hecho por
un equipo de representantes comerciales, del gobierno y representantes
acadmicos. La norma resultante, IEEE 1076-1987, es la base para virtualmente
cada simulacin y el producto para la sntesis de circuitos. Una versin reforzada y
actualizada del lenguaje, IEEE 1076-1993, se solt en 1994 y los vendedores de
herramientas VHDL han estado respondiendo agregando estas nuevas
caractersticas del lenguaje a sus productos. Aunque IEEE Standard 1076 define
el lenguaje VHDL completo, hay aspectos del lenguaje que lo hacen difcil de
escribir descripciones de diseo completamente porttiles (descripciones que
pueden ser simuladas idnticamente usando herramientas de vendedores
diferentes). El problema proviene del hecho que VHDL soporta muchos tipos de
datos abstractos, pero no se dirige al problema simple de caracterizar diferentes
seales de energa o las condiciones de simulacin normalmente usadas tales
como alta impedancia y otros.

Poco despus que IEEE 1076-1987 fue adoptado, las compaas de simuladores
empezaron mejorando VHDL con nuevos tipos no standard para permitirles a sus
clientes simular circuitos electrnicos complejos con precisin. Esto caus
problemas porque las descripciones de diseo ingresadas en un simulador eran a
menudo incompatibles con otros entornos de simulacin. VHDL estaba
volvindose rpidamente en un producto no standard. Para resolver el problema
de tipos de datos no standard, otra norma fue desarrollada por un comit de IEEE.
Esta norma, numer 1164, define un paquete standard (una caracterstica VHDL
que permite a las declaraciones normalmente usadas a ser reunidas en una
biblioteca externa) conteniendo definiciones para un tipo standard de data. Este
tipo de datos standard es llamado std_logic, y el paquete IEEE 1164 es a menudo
llamado el paquete Lgico standard. Las normas IEEE 1076-1987 y IEEE 1164
juntas forman el standard VHDL completo en uso ms extendido actualmente. El
standard 1076.3 (a menudo llam la Norma Numrica o Sntesis standard) define
paquetes standard e interpretaciones para los tipos de datos de VHDL y como
ellos se relacionan al hardware real. Se piensa que esta norma que se solt al final
de 1995 reemplaza a muchos paquetes (no standard) que vendedores de
herramientas de sntesis han creado y han distribuido con sus productos. El
standard IEEE 1076.3 hace para los usuarios de sntesis lo que IEEE 1164 hizo
para los usuarios de simulacin: incrementa el poder del standard 1076, mientras
que al mismo tiempo asegura compatibilidad entre las herramientas de diferentes
vendedores.
El standard VHDL 1076 describe una variedad de rasgos del lenguaje que pueden
usarse para cronometrar anotacin. Sin embargo, no describe un mtodo standard
para expresar datos temporizados fuera del propio modelo cronometrado. La
habilidad de separar la descripcin del comportamiento de un modelo de
simulacin de las especificaciones de cronometrado (comportamiento respecto al
tiempo) es importante por muchas razones. Una de las fuerzas mayores de Verilog
HDL (el rival ms ntimo de VHDL) es el hecho que Verilog HDL incluye un rasgo
especficamente pensado para cronometrar anotacin. Este rasgo, el Formato de
Delay standard, o SDF, permiten a los datos temporizados a ser expresados en
una forma tabular e incluirlo en el modelo Verilog cronometrado en tiempo de
simulacin. El standard IEEE 1076.4, publicado por el IEEE a finales de 1995,
agrega esta capacidad a VHDL como un paquete standard. Un mpetu primario
detrs de este esfuerzo de la norma (qu se volvi vital, para la iniciativa de VHDL
hacia las Bibliotecas ASIC) era hacerlo ms fcil para vendedores de ASIC y otros
para generar modelos cronometrados aplicables a VHDL y " Verilog HDL. Por esta
razn, los formatos de los datos subyacentes de IEEE 1076.4 y el SDF de Verilog
son bastante similares.

Teora
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Dentro del VHDL hay varias formas con las que se puede disear el mismo
circuito y es tarea del diseador elegir la ms apropiada, se cuenta con las
siguientes:

Funcional o Comportamental: Se describe la forma en que se comporta el

circuito digital, se tiene en cuenta solo las caractersticas del circuito
respecto al comportamiento de las entradas y las salidas. Esta es la forma
que ms se parece a los lenguajes de software ya que la descripcin puede
ser secuencial, adems de combinar caractersticas concurrentes. Estas
sentencias secuenciales se encuentran dentro de los llamados procesos en
VHDL. Los procesos son ejecutados en paralelo entre s, y en paralelo con
asignaciones concurrentes de seales y con las instancias a otros
componentes.

Flujo de datos: Se describen asignaciones concurrentes (en paralelo) de

seales.

Estructural: Se describe el circuito con instancias de componentes. Estas

instancias forman un diseo de jerarqua superior, al conectar los puertos
de estas instancias con las seales internas del circuito, o con puertos del
circuito de jerarqua superior. Es la recomendada cuando el diseo digital
se vuelve complejo o est conformado por mltiples bloques de hardware.

Mixta: combinacin de todas o algunas de las anteriores.

En VHDL tambin existen formas metdicas para el diseo de mquinas de

estados, filtros digitales, bancos de pruebas etc.
Secuencia de diseo
El flujo de diseo de un sistema podra ser:

Divisin del diseo principal en mdulos separados. La modularidad es uno

de los conceptos principales de todo diseo. Normalmente se diferencia
entre dos metodologas de diseo: top-down y bottom-up. La metodologa
top-down consiste en que un diseo complejo se divide en diseos ms
sencillos que se puedan disear (o describir) ms fcilmente. La
metodologa bottom-up consiste en construir un diseo complejo a partir de
mdulos, ya diseados, ms simples. En la prctica, un diseo usa
generalmente ambas metodologas.

Simulacin funcional, es decir, comprobaremos que lo escrito en el punto

anterior realmente funciona como queremos, si no lo hace tendremos que
modificarlo. En este tipo de simulacin se comprueba que el cdigo VHDL o
Verilog (u otro tipo de lenguaje HDL) ejecuta correctamente lo que se
4

pretende.

Sntesis. En este paso se adapta el diseo anterior (que sabemos que

funciona) a un hardware en concreto, ya sea una FPGA o un ASIC. Hay
sentencias del lenguaje que no son sintetizables, como por ejemplo
divisiones o exponenciaciones con nmeros no constantes. El hecho de
que no todas las expresiones en VHDL sean sintetizables es que el VHDL
es un lenguaje genrico para modelado de sistemas (no slo para diseo
de circuitos digitales), por lo que hay expresiones que no pueden ser
transformadas a circuitos digitales. Durante la sntesis se tiene en cuenta la
estructura interna del dispositivo, y se definen restricciones, como la
asignacin de pines. El sintetizador optimiza las expresiones lgicas con
objeto de que ocupen menor rea, o bien son eliminadas las expresiones
lgicas que no son usadas por el circuito.

Simulacin post-sntesis. En este tipo de simulacin se comprueba que el

sintetizador ha realizado correctamente la sntesis del circuito, al
transformar el cdigo HDL en bloques lgicos conectados entre s. Este
paso es necesario ya que, a veces, los sintetizadores producen resultados
de sntesis incorrectos, o bien realiza simplificaciones del circuito al
optimizarlo.

Ubicacin y enrutamiento. El proceso de ubicacin consiste en situar los

bloques digitales obtenidos en la sntesis de forma ptima, de forma que
aquellos bloques que se encuentran muy interconectados entre s se siten
prximamente. El proceso de enrutamiento consiste en interconectar
adecuadamente los bloques entre s, intentando minimizar retardos de
propagacin para maximizar la frecuencia mxima de funcionamiento del
dispositivo.

Anotacin final. Una vez ha sido completado el proceso de ubicacin y

enrutamiento, se extraen los retardos de los bloques y sus interconexiones,
con objeto de poder realizar una simulacin temporal (tambin llamada
simulacin post-layout). Estos retardos son anotados en un fichero SDF
(Standard Delay Format) que asocia a cada bloque o interconexin un
retardo
mnimo/tpico/mximo.

Simulacin temporal. A pesar de la simulacin anterior puede que el diseo

no funcione cuando se programa, una de las causas puede ser por los
retardos internos del chip. Con esta simulacin se puede comprobar, y si
hay errores se tiene que volver a uno de los anteriores pasos.

Programacin en el dispositivo. Se implementa el diseo en el dispositivo

final y se comprueba el resultado.

Procedimiento de diseo
El primer paso del diseo consiste en la construccin del diagrama en bloque del
sistema. En diseos complejos como en software los programas son generalmente
jerrquicos y VHDL ofrece un buen marco de trabajo para definir los mdulos que
integran el sistema y sus interfaces, dejando los detalles para pasos posteriores.
El segundo paso es la elaboracin del cdigo en VHDL para cada mdulo, para
sus interfaces y sus detalles internos. Como el VHDL es un lenguaje basado en
texto, se puede utilizar cualquier editor para esta tarea, aunque el entorno de los
programas de VHDL incluye su propio editor de texto. Despus de que se ha
escrito algn cdigo se hace necesario compilarlo. El compilador de VHDL analiza
este cdigo y determina los errores de sintaxis y chequea la compatibilidad entre
mdulos. Crea toda la informacin necesaria para la simulacin. El prximo paso
es la simulacin, la cual le permite establecer los estmulos a cada mdulo y
observar su respuesta. El VHDL da la posibilidad de crear bancos de prueba que
automticamente aplica entradas y compara las salidas con las respuestas
deseadas. La simulacin es un paso dentro del proceso de verificacin. El
propsito de la simulacin es verificar que el circuito trabaja como se desea, es
decir es ms que comparar entradas y salidas. En proyectos complejos se hace
necesario invertir un gran tiempo en generar pruebas que permitan evaluar el
circuito en un amplio rango de operaciones de trabajo. Encontrar errores en este
paso del diseo es mejor que al final, en donde hay que repetir entonces una gran
cantidad de pasos del diseo. Hay dos dimensiones a verificar:

Su comportamiento funcional, en donde se estudia su comportamiento

lgico independiente de consideraciones de tiempo, como las demoras en
las compuertas.

Su verificacin en el tiempo, en donde se incluyen las demoras de las

compuertas y otras consideraciones de tiempo, como los tiempos de
establecimiento (set-up time) y los tiempos de mantenimiento (hold time).

Despus de la verificacin se est listo para entrar en la fase final del diseo. La
naturaleza y herramientas en esta fase dependen de la tecnologa, pero hay tres
pasos bsicos. El primero es la sntesis, que convierte la descripcin en VHDL en
un conjunto de componentes que pueden ser realizados en la tecnologa
seleccionada. Por ejemplo, con PLD se generan las ecuaciones en suma de
productos. En ASIC genera una lista de compuertas y un netlist que especifica
cmo estas compuertas son interconectadas. El diseador puede ayudar a la
herramienta de sntesis especificando requerimientos a la tecnologa empleada,
como el mximo nmero de niveles lgicos o la capacidad de salida que se
6

requiere. En el siguiente paso de ajuste (fiting) los componentes se ajustan a la

capacidad del dispositivo que se utiliza. Para PLD esto significa que acopla las
ecuaciones obtenidas con los elementos AND OR que dispone el circuito. Para
el caso de ASIC se dibujaran las compuertas y se definira como conectarlas. En
el ltimo paso se realiza la verificacin temporal, ya que a esta altura es que se
pueden calcular los elementos parsitos, como las capacidades de las
conexiones. Como en cualquier otro proceso creativo, puede ser que
ocasionalmente se avance dos pasos hacia delante y uno hacia atrs (o peor).

Conclusin
VHDL surgi a partir de querer mejorar los circuitos digitales con los que se
contaba en la poca de los 80s gracias a un proyecto que realizo la armada de los
Estados Unidos. Como todo lenguaje nuevo, siempre es posible mejorarlo, y con
el tiempo VDHL fue creando normas de estandarizacin para hacerlo ms sencillo
y que ms gente pudiera trabajar con l. Dentro de lo que es VHDL existen varias
formas de disear un mismo circuito, como, funcional, estructural, flujo de datos y
mixta, todo depende de que tan familiarizado ests con el programa y que es lo
que vas a realizar para llevar a cabo dicha programacin. En si VHDL es
importante que ya puedes utilizarlo para programar desde compuertas hasta
sistemas digitales ms complejos, aparte de que puedes borrar y reprogramar.

Bibliografa
https://es.wikipedia.org/wiki/VHDL
http://www.galeon.com/neurotec/articulos/que-es-vhdl.htm