Reduksi Leakage Current pada CMOS

VLSI Circuit Tanpa Modifikasi dalam

Proses Fabrikasi

Nama
NPM

: Winarsita Gilang S
: 1306369491

DEPARTEMEN TEKNIK ELEKTRO

UNIVERSITAS INDONESIA
DEPOK
2016

Dasar Teori
Pertumbuhan pesat dari jumlah transistor pada chip telah memungkinan
meningkatnya kecepatan komputasi secara drastis. Namun, peningkatan performa tersebut
telah disertai dengan meningkatnya disipasi daya pula. Dengan demikian, hal tersebut
membutuhkan kemasan lebih mahal dan teknologi pendinginan yang lebih mutakhir.
Secara historis, penyumbang utama untuk disipasi daya di sirkuit CMOS selama ini adalah
pengisian dan pemakaian kapasitansi beban, yang sering disebut sebagai disipasi daya
dinamis. Komponen disipasi daya ini adalah sebanding dengan kuadrat tingkat tegangan
suplai. Oleh karena itu, di masa lalu, desainer chip Manuscript menurunkan skala tegangan
suplai untuk mengurangi disipasi daya. Mempertahankan kecepatan switching transistor
memerlukan downscaling dari threshold voltage diikuti dengan pengurangan pasokan
tegangan. Namun, hasil eksperimen menunjukkan terdapatnya kebocoran daya dalam
bentuk disipasi yang signifikan karena peningkatan eksponensial kebocoran arus
subthreshold pada saat konduksi.
Diprediksi bahwa terjadi peningkatan 7,5 kali lipat dalam kebocoran arus dan
peningkatan lima kali lipat dalam total disipasi energi untuk setiap generasi chip
microprocessor baru. Ada tiga sumber utama untuk kebocoran arus:
1) Kebocoran arus source/drain junction
2) Gate direct tunnelling leakage
3) Kebocoran subthreshold melalui channel transistor mode OFF
Kebocoran junction terjadi dari source atau drain ke substrat melalui dioda
reverse-bias ketika transistor OFF. Besarnya arus bocor dioda tergantung pada daerah
difusi drain dan densitas arus bocor, yang ditentukan oleh teknologi proses.
Arus bocor gate tunnelling mengalir dari gate melalui substrat isolasi oksida yang
rentan kebocoran. Besar arus bocor meningkat secara eksponensial dengan ketebalan
gerbang oksida dan tegangan suplai. Menurut 2001 International Technology Roadmap
untuk Semikonduktor, high-K gate bahan dielectric yang mengurangi arus tunneling
diperlukan untuk mengontrol komponen ini dari kebocoran arus untuk perangkat daya
standby rendah. Arus subthreshold adalah arus dari drain-source saat transistor OFF. Hal
ini disebabkan oleh arus difusi minority carrier dalam saluran untuk perangkat MOS yang
beroperasi dalam mode weak inversion (wilayah subthreshold). Misalnya, dalam kasus
inverter dengan tegangan input rendah, NMOS di turn-OFF dan tegangan output tinggi.

Bahkan ketika VGS adalah 0V, masih ada arus yang mengalir dalam saluran dari NMOS
OFF transistor karena perbedaan potensial VDD dan VDS.
Besarnya arus subthreshold merupakan fungsi dari suhu, tegangan suplai, ukuran
perangkat, dan parameter proses, dimana tegangan ambang memainkan peran yang
dominan. Dalam teknologi CMOS saat ini, kebocoran subthreshold saat ini jauh lebih besar
dari komponen kebocoran arus lainnya. Arus kebocoran ini dapat dihitung dengan
persamaan berikut:

di mana K dan n adalah fungsi dari teknologi, dan

merupakan koefisien penurun drain-

induced barrier lowering. Jelas, penurunan tegangan ambang meningkatkan kebocoran arus
secara eksponensial. Bahkan penurunan tegangan ambang oleh 100-mv meningkatkan
kebocoran arus dengan faktor 10. Penurunan panjang transistor meningkatkan kebocoran
arus juga. Oleh karena itu, dalam sebuah chip, transistor yang memiliki tegangan ambang
yang lebih kecil dan / atau panjang karena proses variasi, memberikan kontribusi lebih
terhadap kebocoran keseluruhan. Meski sebelumnya kebocoran arus penting hanya dalam
sistem dengan periode tidak aktif yang lama (misalnya, pager dan jaringan sensor), hal
tersebut telah menjadi perhatian desain penting dalam sistem apapun dalam desain saat ini.
Berbeda dengan daya dinamis, kebocoran daya tergantung pada jumlah on-chip
transistor, terlepas dari aktivitas switching rata-rata mereka. Ketergantungan pola input dari
kebocoran arus membuat masalah penentuan kebocoran daya disipasi oleh sirkuit sulit.
Pernyataan ini benar bahkan ketika statistik runtime tentang aktif dibandingkan waktu idle
untuk sebuah rangkaian diketahui. Hal ini karena dengan menerapkan memproduksi
kombinasi input ke sirkuit bila dalam modus siaga minimum-kebocoran, kita dapat secara
signifikan mengurangi disipasi daya kebocoran sirkuit. Akibatnya, identifikasi minimum
leakage vector (MLV) merupakan masalah penting dalam desain daya rendah sirkuit VLSI.

Metode Pengurangan Arus Bocor

A. Menaikkan Threshold Voltage
Salah satu cara untuk mengurangi kebocoran arus adalah meningkatkan threshold
voltage dari transistor. Ada beberapa cara untuk melakukan ini, tetapi beberapa modifikasi
teknologi proses diperlukan. Namun, hal ini tidak selalu mungkin. Pendekatan lain adalah
dengan menggunakan perangkat tegangan tinggi threshold voltage pada jalur noncritical,
sehingga dapat mengurangi kebocoran daya saat menggunakan perangkat low-threshold
pada jalur kritis, akibatnya kinerja sirkuit dapat dipertahankan. Teknik ini membutuhkan
algoritma yang mencari gate dimana high threshold voltage dapat digunakan. Teknik ini
disebut Dual Vth CMOS.
Pada Dynamic Threshold MOS (DTMOS), tubuh dan pintu gate masing-masing
transistor terikat bersama-sama sehingga ketika perangkat dimatikan, kebocoran yang
terjadi rendah. Jika perangkat ON, maka arus akan tinggi. Contoh klasik adalah
pengurangan siaga daya (SPR) atau variabel threshold CMOS (VTCMOS). Dalam metode
ini Vth dinaikkan selama mode standby dengan membuat baik tegangan substrat lebih
tinggi dari Vdd (Untuk p transistor) atau lebih rendah dari ground (untuk N transistor).
Namun, teknik ini membutuhkan catu daya tambahan, yang mungkin tidak menarik dalam
beberapa desain komersial. Dukungan arsitektur yang dibutuhkan untuk menggunakan
VTCMOS dapat dilakukan pada hardware atau software. Ada pengorbanan kinerja besar
karena waktu yang dibutuhkan menghilangkan tegangan substrat untuk kembali untuk
mode operasi normal. Masalah noise immunity telah dilaporkan ketika tegangan substrat
berubah, tapi karena dalam hal ini teknik ini diterapkan ketika system menganggur, tidak
ada efek negatif pada operasi normal dari sirkuit.

B. Mengurangi Kebocoran dengan Input Vector Control

Banyak peneliti telah menggunakan model dan algoritma untuk memperkirakan kebocoran
arus nominal sirkuit. Arus kebocoran minimum dan kebocoran arus maksimum sirkuit telah
diperkirakan menggunakan metode heuristik. Karena efek stacking pada transistor,
kebocoran sirkuit tergantung pada kombinasi input. Tabel I menunjukkan nilai kebocoran
yang berbeda untuk semua masukan kombinasi dari gerbang NAND 3 masukan.

TABEL 1

Tabel 1 Nilai Arus bocor untuk kombinasi input dari gerbang NAND yang berbeda
Seperti dapat dilihat, rasio kebocoran arus antara berbeda kombinasi input dapat mencapai
10. Karena operasional keadaan transistor yang merupakan gerbang CMOS ditentukan oleh
nilai-nilai sinyal masukan mereka, untuk menentukan besar kebocoran arus minimum,
diperlukan pola input yang memaksimalkan jumlah (Off) transistor dalam semua stack di
sirkuit. Kemungkinan lain adalah untuk melakukan simulasi circuit-level lengkap untuk
semua pola masukan untuk menemukan pola dengan kebocoran arus minimum. Namun,
pendekatan ini tidak praktis untuk sirkuit besar. Setelah menemukan minimum pola
kebocoran, seseorang dapat menggunakan vektor ini untuk mendorong sirkuit dalam mode
standby. Ini membutuhkan penambahan sejumlah multiplexer pada input utama dari
sirkuit. Multiplexer dikendalikan menggunakan sleep signal. Karena pengurangan daya
menggunakan teknik ini dapat dicapai hanya untuk periode sleep panjang, ambang batas
yang digunakan untuk mengaktifkan sleep signal hanya jika periode sleep cukup lama.

Kesimpulan
Pada makalah ini diperkenalkan beberapa metode untuk mengurangi
kebocoran arus dari sirkuit. Metode disini tidak memerlukan modifikasi
dalam teknologi proses. Oleh karena itu, mereka dapat dengan mudah
digunakan. Selain itu, disajikan teknik untuk mengurangi kebocoran
arus dari rangkaian sekuensial menggunakan minimum leakage vector.
Hasil penelitian menunjukkan, ketika menggunakan teknik yang
diusulkan, terjadi hingga 70% penghematan dalam kebocoran arus
dapat dicapai dengan mengorbankan hingga 15% delay.