Diseño Jerarquico en VHDL

ETSISTUPM
Dpto.deIng.TelemticayElectrnica
DiseoDigital2
Bloquetemtico1
BT1_A1_P2
Diseojerrquico
Metodologa
Diseojerrquico
El diseo de la jerarqua de un sistema consiste en la descripcin de su arquitectura
mediante capas o niveles de jerarqua
Sistema
A B C
A0 A1 B C0 C1 C2
DiseoDigital2.Dpto.deIngenieraTelemticayElectrnica(ETSISTUPM) BT1_A1_P2_2
Objetivosdeldiseojerrquico
Simplificar la complejidad de los mdulos que componen la estructura del sistema
A medida que se profundiza en los niveles de la jerarqua aumenta la complejidad de la
estructura, compuesta por un mayor nmero de mdulos con funciones cada vez ms
simples
La descomposicin del sistema cesa cuando la complejidad de los mdulos del ltimo
nivel de la jerarqua permite que su realizacin sea abordable
COMPLEJIDAD COMPLEJIDAD
_
ESTRUCTURAL Sistema FUNCIONAL
+
A B C
A0 A1 B C0 C1 C2
+ _
Ventajasdeldiseojerrquico
Los mdulos de cada nivel de la jerarqua pueden ser diseados y

verificados de modo independiente
Facilita la cooperacin entre los ingenieros que participan en el desarrollo del
sistema
La estructuracin del sistema que conlleva la aplicacin de las tcnicas

de diseo jerrquico facilita las tareas de depuracin, modificacin y
mantenimiento del sistema, as como la comprensin de su
funcionamiento.
El conocimiento detallado de la estructura del sistema, junto con el de

la complejidad de los mdulos que lo componen, simplifica la
evaluacin del esfuerzo de desarrollo y depuracin del sistema y
facilita el reparto y organizacin de las tareas de ingeniera.
Diseojerrquicodesistemasdigitales(I)
Cada nivel de la jerarqua se describe como una estructura de mdulos

conectados
Mediante un Diagrama de Bloques
Mediante una descripcin estructural HDL
Para cada mdulo que forma parte de un nivel de jerarqua debe estar
definida:
La interfaz
Todos los puertos, indicando su nombre, direccionalidad y las
caractersticas de la informacin que transfiere
La funcin
Con un grado de abstraccin que depende del nivel de la
jerarqua
Diseojerrquicodesistemasdigitales(II)
La descomposicin de los mdulos de un nivel de la jerarqua debe

realizarse siempre que no sea posible abordar su diseo lgico con la
metodologa que se est aplicando
Debe evitarse una atomizacin excesiva del diseo
Los HDLs permiten reducir el nmero de niveles de la jerarqua
Cuando se completa el diseo jerrquico del sistema, comienza su

diseo lgico
Primero se realiza el diseo de los mdulos del ltimo nivel de la
jerarqua
El diseo avanza despus en sentido ascendente, construyendo los

mdulos que componen los niveles jerrquicos superiores
mediante la conexin de mdulos ya realizados.
Diseojerrquicodesistemasdigitales(III)
DISEODELA Sistema
JERRQUA METODOLOGA
TOPDOWN
A B C
A0 A1 B C0 C1 C2
RECONSTRUCCIN
DELA A0 A1 B C0 C1 C2
JERRQUA
A B C
METODOLOGA
Sistema BOTTOMUP
Verificacindeldiseojerrquico(I)
La verificacin del funcionamiento de un mdulo debe realizarse una vez est
asegurado el correcto funcionamiento de los mdulos que lo componen en un nivel
jerrquico inferior
Los errores en el funcionamiento de un mdulo pueden pasar desapercibidos y en

cualquier caso, ser ms difciles de detectar y analizar cuando el mdulo se verifica
una vez integrado en una estructura ms compleja
TEST DE MDULOS
NIVEL JERRQUICO N N1 N2 N3 DEL NIVEL N
TEST DE MDULOS
NIVEL JERRQUICO N+1
DEL NIVEL N+1
Verificacindeldiseojerrquico(II)
En consecuencia, la verificacin del funcionamiento de un sistema complejo se

realiza mediante un conjunto de pruebas que verifican el funcionamiento de los
niveles de jerarqua del sistema en sentido ascendente un determinado nivel de la
jerarqua de diseo se prueba cuando se han verificado todos los mdulos que lo
componen
El plan de pruebas para la simulacin de un nivel de jerarqua complejo puede

realizarse gradualmente, integrando los mdulos uno a uno. Esta estrategia puede en
ocasiones facilitar el diseo del Test.
TEST DE N1
TEST DE MDULOS
DEL NIVEL N TEST DE N1+N2
TEST DE MDULOS
TEST DE N1+N2+N3
DEL NIVEL N+1
MEDTH:Nivelsuperiordelajerarqua
CONTROL
I2C
interfazI2C procesamiento
DATOS
ycontrol
TEMP. HUM.
COLUMNAS HH:MM:SS
control TECLA
reloj AM/PM
FILAS control
teclado
displays
DISP. SEG.

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Los mdulos de cada nivel de la jerarqua pueden ser diseados y

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