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ANLISIS DEL MICROPROCESADOR 8086

Kenedy Vargas Rivera.


Febrero 2017.

Universidad de las Fuerzas Armadas ESPE.


Departamento de Ciencias de la Computacin.
Arquitectura de Computadores
.
MODOS MNIMO Y MXIMO
Los requisitos para soportar los sistemas mnimo y mximo 8086 son lo suficientemente
diferentes como para que no se puedan hacer de manera eficiente con 40 pasadores de
definicin nica. Por consiguiente, el 8086 est equipado con un pasador de correa (Min /
Max) que define el sistema la configuracin. La definicin de un cierto subconjunto de los
pines cambia dependiendo de la condicin del pasador de correa. Cuando el pasador Min /
Max est atado a GND, el 8086 trata los pines 24 a 31 en el modo mximo. Un controlador
de bus 8288 interpreta la informacin de estado codificada en S0, S2, S2 para generar
sincronizacin de bus y seales de control compatibles con la arquitectura MULTIBUS.
Cuando el pin Min / Max est atado a VCC, el 8086 genera seales de control de bus por s
mismo en las patillas 24 a 31, como se muestra entre parntesis en la Figura 1. En las Figuras
2 y 3 se muestran ejemplos de modo mnimo y sistemas de modo mximo respectivamente.
(Intel, 1990)

Figura 1 Configuracin de los pines en el 8086

Figura 2 Modo mnimo del 8086


Figura 3 Modo mximo del 8086

OPERACIN DE BUS

El 8086 tiene un bus combinado de direcciones y datos comnmente denominado bus


multiplexado en el tiempo. Esta tcnica proporciona el uso ms eficiente de clavijas en el
procesador, permitiendo el uso de un paquete estndar de 40 derivaciones. Este '' bus local ''
puede ser almacenado en bfer directamente y utilizado en todo el sistema con el bloqueo de
direcciones proporcionado en la memoria y E / S Mdulos. (Intel, 1990)

Cada ciclo de bus de procesador consta de al menos cuatro ciclos CLK. Estos se denominan
T1, T2, T3 y T4 (ver Figura 5). La direccin es emitida desde el procesador durante T1 y la
transferencia de datos ocurre en el bus durante T3 y T4. T2 se usa principalmente para
cambiar la direccin del bus durante las operaciones de lectura. Los periodos pueden ocurrir
entre 8086 ciclos de bus. Estos se conocen como estados "inactivos" (Ti) o ciclos inactivos
de CLK. El procesador utiliza estos ciclos para el mantenimiento interno. (Intel, 1990)

Los bits de estado S0, S1 y S2 se utilizan, en modo mximo, por el controlador de bus para
identificar el tipo de transaccin de bus de acuerdo con la tabla siguiente: (Intel, 1990)

S2 S1 S0 Caractersticas
0 (LOW) 0 0 Reconocimiento instrucciones
0 0 1 Leer I/O
0 1 0 Escribir I/O
0 1 1 Detener
1 (HIGH) 0 0 Instruccin Fetch
1 0 1 Leer datos de la memoria
1 1 0 Escribir datos en la memoria
1 1 1 Pasivo (sin ciclo de bus)
Figura 4 Temporizacin bsica del sistema

INTERRUPCIN NO ENMSCARADA (NMI)

El procesador proporciona un nico pin de interrupcin no enmascarable (NMI) que tiene


prioridad ms alta que el pin de peticin de interrupcin enmascarable (INTR). Un uso tpico
sera activar una rutina de fallo de alimentacin. El NMI es accionado por el borde en una
transicin LOW-a-HIGH. La activacin de este pin causa una interrupcin de tipo 2. (Intel,
1990)

Se requiere que NMI tenga una duracin en el estado ALTO de ms de dos ciclos CLK, pero
no se requiere que est sincronizado con el reloj. Cualquier transicin de alto nivel de NMI
se engancha en el chip y se prestar servicio al final de la instruccin actual o entre
movimientos enteros de una instruccin de tipo de bloque. La seal debe estar libre de picos
lgicos en general y estar libre de rebotes en el borde inferior para evitar desencadenar
respuestas extraas. (Intel, 1990)

INTERRUPCIN ENMSCARADA (INTR)

El 8086 proporciona una entrada de peticin de interrupcin nica (INTR) que puede ser
enmascarada internamente por software con el restablecimiento del bit de estado de FLAG
de habilitacin de interrupcin. La seal de peticin de interrupcin es generada se sincroniza
internamente durante cada reloj en el borde alto de CLK. Para responder, INTR debe estar
presente (ALTO) durante el perodo de reloj que precede al final de la corriente instruccin
o el fin de un movimiento completo para una instruccin de tipo de bloque. Durante la
secuencia de respuesta de interrupcin se desactivan otras interrupciones. El bit de
habilitacin se restablece como parte de la respuesta a cualquier interrupcin (INTR, NMI,
interrupcin de software o de un solo paso), aunque el registro FLAGS que es
automticamente empujado sobre la pila refleja el estado del procesador antes de la
interrupcin. Hasta que el antiguo registro de FLAGS sea restaurado, el bit de habilitacin
ser cero a menos que sea especficamente establecido por una instruccin. (Intel, 1990)

Durante la secuencia de respuesta (Figura 5), el procesador ejecuta dos ciclos sucesivos de
confirmacin de interrupcin (back-to-back). El 8086 emite la seal LOCK desde T2 del
primer ciclo de bus hasta T2 del segundo. (Intel, 1990)

Figura 5 Secuencia de Reconocimiento de Interrupcin

WAVEFORMS

Figura 6 Modo mnimo Figura 7 Modo mzimo

Cmo es el ciclo de lectura y escritura del 8086?

1. El procesador inicia un ciclo de bus de lectura flotando la direccin de la ubicacin de


memoria en las lneas de direccin.
2. Una vez que las lneas de direccin son estables, el procesador confirma la seal de
direccin estroboscpica en el bus. El strobe de direccin indica la validez de las lneas
de direccin.
3. El procesador entonces ajusta la seal de lectura / escritura * a alta, es decir, lee
4. Ahora el procesador confirma la seal de estrobo de datos. Esto indica a la memoria que
el procesador est listo para leer datos.
5. El subsistema de memoria decodifica la direccin y coloca los datos en las lneas de
datos.
6. El subsistema de memoria entonces confirma la seal de reconocimiento de datos. Esto
indica al procesador que los datos vlidos ahora pueden ser conectados.
7. El procesador se bloquea en los datos y anula el estroboscopio de datos. Esto indica a la
memoria que los datos han sido bloqueados por el procesador.
8. El procesador tambin niega la seal del estroboscpico de direccin.
9. El subsistema de memoria niega ahora la seal de reconocimiento de datos. Esto indica
el final del ciclo de bus de lectura

Cmo diseo un sistema de memoria para un 8086?

a) Duracin mnima de direccin estable:


TDmin. = 3.5 T - TCLAV + TCHADZ
TDmin. = 3.5*80 - 100 + 10 = 190 ns

b) Tiempo mnimo desde direccin estable hasta dato vlido:


TDDmin. = 3 T - TCLAV TDICL
TDDmin. = 3 *80 - 100 - 30 = 110 ns

c) Tiempo mnimo de la decodificacin de las direcciones


TDec. = 2.5 T - TDICL - TCHSL
TDDmin. = 2.5 *80 - 30 - 10= 160 ns

Bibliografa
Intel. (1990). 8086 16-BIT HMOS MICROPROCESSOR .