PENGANTAR

Bab berikut memberikan gambaran tentang bagaimana dan di mana

perangkat programmable logic digunakan. Ini memberikan sejarah singkat dari
perangkat programmable logic dan melanjutkan dengan menggambarkan cara yang
berbeda
merancang dengan PLDs.
1.1 Sejarah Programmable Logic
Dengan 70-an, perangkat logika standar yang kemarahan dan dicetak
papan sirkuit yang dimuat dengan mereka. Kemudian seseorang bertanya
Pertanyaan: "Bagaimana jika kita memberi desainer kemampuan untuk menerapkan
interkoneksi yang berbeda dalam perangkat yang lebih besar? "Hal ini akan
memungkinkan
desainer untuk mengintegrasikan banyak perangkat logika standar menjadi satu
bagian. Di
memesan untuk memberikan yang paling dalam fleksibilitas desain Ron Cline dari
Signetics
(Yang kemudian dibeli oleh Philips dan kemudian akhirnya Xilinx!)
datang dengan ide dua pesawat diprogram. kedua
pesawat diprogram tersedia kombinasi dari 'DAN' dan 'OR'
gerbang dan berbagi DAN istilah di beberapa OR ini.
Arsitektur ini sangat fleksibel, tapi pada saat itu karena wafer
geometri untuk 10um input output keterlambatan atau delay propagasi

(TPD) tinggi yang membuat perangkat yang relatif lambat.

MMI (kemudian dibeli oleh AMD) telah terdaftar sebagai sumber kedua untuk
array PLA tapi setelah masalah fabrikasi dimodifikasi menjadi
Programmable Array Logic (PAL) arsitektur dengan menetapkan salah satu
pesawat diprogram. Arsitektur baru ini berbeda dari yang dari
PLA dengan memiliki salah satu pesawat diprogram tetap - array OR.
Arsitektur PAL ini memiliki manfaat tambahan TPD lebih cepat dan kurang
software yang kompleks tapi tanpa fleksibilitas struktur PLA. Lain
arsitektur diikuti, seperti PLD (Programmable Logic Device).

Kategori perangkat sering disebut Simple PLD (SPLD).

Arsitektur memiliki mesh interkoneksi horizontal dan vertikal
trek. Pada setiap persimpangan, ada sekering. Dengan bantuan software
alat, pengguna dapat memilih persimpangan tidak akan dihubungkan dengan
"Meniup" semua sekering yang tidak diinginkan. (Hal ini dilakukan oleh seorang
programmer perangkat atau
lebih umum saat ini menggunakan In-System Programming atau ISP).
pin masukan yang terhubung ke interkoneksi vertikal dan horizontal
trek yang terhubung ke AND-OR gerbang, juga disebut "produk istilah".
Ini pada gilirannya terhubung ke didedikasikan sandal jepit yang keluaran
terhubung ke pin output.
PLDs tersedia sebanyak 50 kali lebih gerbang dalam satu paket
dari perangkat logika diskrit! Sebuah perbaikan besar, belum lagi lebih
sedikit
perangkat yang dibutuhkan dalam persediaan dan keandalan yang lebih tinggi
lebih dari logika standar.
Programmable Logic Perangkat (PLD) teknologi telah pindah dari
hari-hari awal dengan perusahaan seperti Xilinx memproduksi daya ultra rendah

perangkat CMOS berbasis pada teknologi Flash. Flash PLDs menyediakankemampuan untuk
memprogram waktu perangkat dan waktu lagi elektrik
pemrograman dan menghapus perangkat! Lewatlah sudah hari-hari menghapus
mengambil lebih dari dua puluh menit di bawah penghapus UV.
1.2 Complex Programmable Logic Devices (CPLDs)
Kompleks Perangkat Programmable Logic (CPLD) adalah cara lain untuk
memperpanjang kepadatan PLDs sederhana. Konsepnya adalah untuk memiliki
beberapa
blok PLD atau macrocells pada satu perangkat dengan tujuan umum
interkoneksi di antara. jalur logika sederhana dapat diimplementasikan
dalam satu blok. logika yang lebih canggih akan memerlukan beberapa
blok dan menggunakan tujuan interkoneksi umum di antara untuk membuat
koneksi ini.
CPLDs besar dalam menangani lebar dan gating kompleks di terik
kecepatan mis 5ns yang setara dengan 200MHz. Model waktu untuk
CPLDs mudah untuk menghitung sehingga bahkan sebelum Anda memulai desain Anda

dapat menghitung di Anda untuk kecepatan output.

1.2.1 Mengapa Gunakan CPLD?
CPLDs memungkinkan kemudahan desain, biaya pembangunan yang lebih rendah,
lebih produk
pendapatan untuk uang Anda, dan kesempatan untuk mempercepat produk Anda untuk
pasar...
Kemudahan Desain: CPLDs menawarkan cara paling sederhana untuk menerapkan
desain.
Setelah desain telah dijelaskan, oleh skema dan / atau HDL entri, sebuah
desainer hanya menggunakan alat-alat pembangunan CPLD untuk mengoptimalkan,
fit, dan
mensimulasikan desain. Alat pengembangan membuat file, yang kemudian
digunakan untuk menyesuaikan (program) standar off-the-rak CPLD dengan
fungsi yang diinginkan. Ini menyediakan prototipe hardware instan dan
memungkinkan proses debugging untuk memulai. Jika modifikasi yang diperlukan,
perubahan desain hanya dimasukkan ke dalam alat pengembangan CPLD, dan
desain dapat kembali dilaksanakan dan diuji langsung.
Biaya Pengembangan yang lebih rendah: CPLDs menawarkan biaya pengembangan yang
sangat rendah.
Kemudahan desain, seperti dijelaskan di atas, memungkinkan untuk pengembangan
lebih pendek
siklus. Karena CPLDs adalah re-programmable, desainer dapat dengan mudah
dan sangat tidak mahal mengubah desain mereka. Hal ini memungkinkan mereka
untuk
mengoptimalkan desain mereka dan terus menambahkan fitur baru untuk
melanjutkan
untuk meningkatkan produk mereka. alat pengembangan CPLD relatif
murah dan dalam kasus Xilinx, bebas. Secara tradisional, desainer
harus menghadapi hukuman biaya besar seperti ulang pekerjaan, memo, dan
waktu pengembangan. Dengan CPLDs, desainer memiliki solusi yang fleksibel
sehingga
menghindari banyak perangkap desain tradisional.
Lebih Produk Pendapatan: CPLDs menawarkan siklus perkembangan yang sangat
pendek,
yang berarti produk Anda bisa memasarkan lebih cepat dan mulai
menghasilkan pendapatan lebih cepat. Karena CPLDs adalah re-programmable,
produk dapat dengan mudah diubah dengan menggunakan ISP melalui Internet. Ini
di
gilirannya memungkinkan Anda untuk dengan mudah memperkenalkan fitur tambahan
dan cepat
menghasilkan pendapatan baru dari mereka. (Hal ini menghasilkan waktu yang
diperluas
untuk pendapatan). Ribuan desainer sudah menggunakan CPLDs ke
sampai ke pasar lebih cepat dan kemudian tinggal di pasar lama dengan terus
untuk meningkatkan produk mereka bahkan setelah mereka telah diperkenalkan ke
dalam
bidang. CPLDs menurunkan Time To Market (TTM) dan memperpanjang waktu di

Market (TIM).
Mengurangi Lokasi Board: CPLDs menawarkan tingkat tinggi integrasi (besar
jumlah gerbang sistem per area) dan tersedia dalam sangat kecil
paket faktor bentuk. Ini memberikan solusi sempurna untuk
desainer produk yang harus masuk ke dalam kandang kecil atau yang
memiliki jumlah terbatas ruang papan sirkuit untuk mengimplementasikan logika
Desain. The CoolRunner CPLDs tersedia dalam skala chip terbaru
paket, misalnya CP56 yang memiliki lapangan pin 0.5mm dan hanya
6mm oleh 6mm dalam ukuran sehingga ideal untuk kecil, produk power low end.
Biaya Kepemilikan: Biaya Kepemilikan dapat didefinisikan sebagai
berjumlah biaya untuk mempertahankan, memperbaiki, atau garansi produk.
Contohnya,
jika perubahan desain yang membutuhkan hardware ulang harus dilakukan ke
Beberapa prototipe, biaya mungkin relatif kecil. Namun, karena
jumlah unit yang harus diubah meningkat, biaya dapat
menjadi besar. Karena CPLDs adalah re-programmable, membutuhkan
tidak ada pengerjaan ulang hardware, harganya jauh lebih sedikit untuk membuat
perubahan desain
diimplementasikan menggunakan mereka. Oleh karena itu biaya kepemilikan secara
dramatis
berkurang. Dan jangan lupa kemudahan atau kesulitan dari perubahan desain
juga dapat mempengaruhi biaya peluang. Insinyur yang menghabiskan banyak
waktu untuk memperbaiki desain lama dapat bekerja pada memperkenalkan baru
produk dan fitur - depan persaingan.
Ada juga biaya yang berkaitan dengan persediaan dan kehandalan. PLDs
dapat mengurangi biaya persediaan dengan mengganti logika diskrit standar
perangkat. logika standar memiliki fungsi yang telah ditetapkan dan dalam khas
desain banyak jenis harus dibeli dan diisi. Jika
desain diubah, maka mungkin ada kelebihan stok berlebihan
perangkat. Masalah ini dapat diatasi dengan menggunakan PLDs yaitu Anda hanya
perlu
untuk saham satu perangkat dan jika desain Anda mengubah Anda hanya memprogram
ulang.
Dengan memanfaatkan satu perangkat, bukan banyak kehandalan papan Anda akan
meningkat hanya memilih dan menempatkan satu perangkat, bukan banyak.
Keandalan juga dapat ditingkatkan dengan menggunakan daya ultra rendah
CoolRunner CPLDs yaitu disipasi panas yang lebih rendah dan daya yang rendah

operasi menyebabkan penurunan Kegagalan In Time (FIT).

1,3 Field Programmable Gate Array (FPGA)
Pada tahun 1985, sebuah perusahaan bernama Xilinx memperkenalkan ide yang sama
sekali baru.
Konsep ini adalah untuk menggabungkan kontrol pengguna dan waktu untuk pasar
PLDs dengan kepadatan dan manfaat biaya array gerbang. Banyak sekali
pelanggan menyukainya - dan FPGA lahir. Hari ini Xilinx masih
nomor satu vendor FPGA di dunia!
FPGA adalah struktur yang teratur logika cells atau modul dan
interkoneksi yang berada di bawah kendali penuh desainer. Ini
berarti pengguna dapat merancang program dan membuat perubahan ke sirkuit nya
kapan saja dia mau. Dan dengan FPGAs sekarang melebihi 10 juta
Batas gerbang (Xilinx Virtex II adalah pemegang rekor saat ini), desainer
bisa bermimpi besar!
Dengan diperkenalkannya berbagai spartano dari FPGA kita dapat sekarang
bersaing dengan Gate Arrays pada semua aspek - harga, gerbang dan I / O count,
kinerja dan biaya! Spartan IIE baru akan menyediakan hingga 300k
gerbang pada titik harga yang memungkinkan Aplikasi Standard Tertentu
Produk (ASSP) pengganti. Misalnya Core Reed IP Solomon
diimplementasikan dalam Spartan II XC2S100 FPGA memiliki biaya yang efektif
$ 9,95 sedangkan setara ASSP akan menelan biaya sekitar $ 20.
Ada 2 tipe dasar FPGA: SRAM berbasis reprogrammable dan
Satu kali programmable (OTP). Kedua jenis FPGA berbeda dalam
pelaksanaan cella logika dan mekanisme yang digunakan untuk
membuat koneksi di perangkat.
Jenis dominan FPGA adalah SRAM berbasis dan dapat
memprogram oleh pengguna sesering pengguna memilih. Bahkan, sebuah
SRAM FPGA memprogram setiap kali itu adalah powered-up karena
FPGA adalah benar-benar sebuah chip memori mewah! (Itu sebabnya Anda perlu

PROM serial atau memori sistem dengan setiap FPGA SRAM).

Dalam sel SRAM logika, bukannya gerbang konvensional ada adalah bukan
Look Up Table (LUT) yang menentukan output berdasarkan pada nilai-nilai
dari input. (Dalam "SRAM logika sel" diagram di atas Anda dapat melihat 6
kombinasi yang berbeda dari 4 input yang akan menentukan nilai dari
output). SRAM bit juga digunakan untuk membuat koneksi.
Satu kali programmable (OTP) FPGA menggunakan anti-sekering (bertentangan
dengan
sekering, koneksi yang dibuat tidak "meledak" saat pemrograman) untuk membuat
koneksi permanen di chip dan tidak memerlukan SPROM atau
cara lain untuk men-download program ke FPGA. Namun, setiap
kali Anda membuat perubahan desain, Anda harus membuang chip! Itu
OTP sel logika ini sangat mirip dengan PLDs dengan gerbang berdedikasi dan
flipflops.
desain Integrasi
Integrasi dari 74 seri logika standar menjadi biaya rendah CPLD adalah
proposisi yang sangat menarik. Anda tidak hanya menyimpan Printed Circuit
Board
Oleh karena itu (PCB) daerah dan papan lapisan mengurangi biaya total sistem
Anda
tetapi Anda hanya harus membeli dan stok satu bagian generik bukan
upto sebanyak dua puluh perangkat yang telah ditentukan logika. Dalam produksi
memilih dan mesin tempat hanya harus menempatkan satu bagian - karena
mempercepat produksi. Kurang bagian berarti kualitas yang lebih tinggi dan
lebih baik
Kegagalan In Time (FIT) faktor.
Dengan menggunakan perangkat Xilinx CoolRunner (keluarga kami bagian daya
ultra rendah)
di desain pelanggan bisa mendapatkan keuntungan dari konsumsi daya rendah dan
mengurangi emisi termal. Hal ini pada gilirannya menyebabkan pengurangan

penggunaan heat sink (penghematan biaya lain) dan kehandalan akhir yanglebih tinggi
produk.
1.4 Desain Dasar Proses
Ketersediaan perangkat lunak desain seperti WebPACK ISE telah membuat
lebih mudah untuk merancang dengan programmable logic. Desain bisa
dijelaskan dengan mudah dan cepat baik menggunakan bahasa deskripsi seperti
sebagai ABEL (Advanced Boolean Expression Language), VHDL (VHSIC
Hardware Description Language), Verilog atau melalui menangkap skematik
paket.
capture skema adalah metode tradisional yang desainer telah menggunakan
untuk menentukan array gerbang dan perangkat programmable logic. Ini adalah
sebuah
alat bantu grafis yang memungkinkan desainer untuk menentukan gerbang yang
tepat dia
membutuhkan dan bagaimana dia ingin mereka terhubung. Ada 4 langkah dasar

untuk menggunakan skema capture.

Langkah satu: Setelah memilih alat tangkap skema tertentu dan perangkat
perpustakaan, desainer mulai membangun sirkuit nya dengan memuat diinginkan
gerbang dari perpustakaan yang dipilih. Dia dapat menggunakan kombinasi dari
gerbang
bahwa ia membutuhkan. Sebuah vendor dan perangkat perpustakaan keluarga
tertentu harus
dipilih saat ini (misalnya Xilinx XCR3256XL) tapi dia tidak harus
tahu apa perangkat dalam keluarga bahwa ia pada akhirnya akan menggunakan
sehubungan
untuk paket dan kecepatan.
Langkah dua: Hubungkan gerbang bersama-sama menggunakan jaring atau kawat. Itu
desainer memiliki kontrol penuh dari menghubungkan gerbang dalam apa pun
konfigurasi yang diperlukan untuk aplikasi nya.
Langkah ketiga: Input dan output buffer ditambahkan dan diberi label.
Ini akan menentukan pin I / O paket untuk perangkat.

Langkah empat: Langkah terakhir adalah untuk menghasilkan netlist

netlist adalah teks yang setara rangkaian yang dihasilkan oleh
alat desain seperti program capture skema. netlist adalah
cara kompak untuk program lain untuk memahami apa gerbang berada di
sirkuit, bagaimana mereka terhubung dan nama-nama pin I / O.
Dalam contoh di bawah, netlist mencerminkan sintaks sebenarnya untuk
sirkuit dalam skema. Ada satu baris untuk masing-masing komponen
dan satu baris untuk setiap jaring. Perhatikan bahwa yang ditunjuk komputer
nama komponen (G1 ke G4) dan jaring (N1 untuk N8). Ketika kita
menerapkan desain ini, akan memiliki paket masukan pin A, B, C, D dan
pin output Q, R, S.
EDIF (Electronic Digital Interchange Format) adalah industri-lebar
standar untuk netlists meskipun ada banyak termasuk vendorspecific lainnya
yang seperti Format Xilinx Netlist (XNF).
Jika Anda memiliki netlist desain, Anda memiliki semua yang Anda butuhkan
untuk menentukan apa

sirkuit tidak.
Contoh pada halaman sebelumnya jelas sangat sederhana. SEBUAH
desain yang lebih realistis dari 10.000 gerbang setara ditampilkan di sini.
Halaman skema khas berisi sekitar 200 gerbang termasuk
logika yang terkandung dengan macro lembut. Oleh karena itu, akan membutuhkan
50
halaman skema untuk membuat desain 10.000 gerbang! Setiap halaman perlu
melalui semua langkah yang disebutkan sebelumnya: menambahkan komponen,
interkoneksi gerbang, menambahkan I / Os dan menghasilkan netlist! Ini adalah
agak memakan waktu, terutama jika Anda ingin merancang 20k sebuah, 50k atau
desain yang lebih besar.
Masalah yang melekat lain dengan menggunakan skema capture adalah kesulitan
di bermigrasi antara vendor dan teknologi. Jika Anda awalnya membuat
Anda desain 10.000 gerbang dengan vendor FPGA X dan kemudian ingin bermigrasi
untuk array gerbang, Anda akan harus memodifikasi setiap satu dari mereka 50
halaman
menggunakan perpustakaan komponen gate array vendor! Harus ada suatu
cara yang lebih baik...
Dan tentu saja, ada. Ini disebut Tinggi Desain Tingkat (HLD),
Perilaku atau Hardware Description Language (HDL). Untuk kita
tujuan, tiga istilah ini pada dasarnya hal yang sama.
Idenya adalah dengan menggunakan bahasa tingkat tinggi untuk menggambarkan
sirkuit dalam teks
mengajukan daripada grafis tingkat rendah gerbang deskripsi. Syarat
Perilaku digunakan karena dalam bahasa yang kuat ini, desainer
menggambarkan fungsi atau perilaku dari rangkaian kata-kata daripada
mencari tahu gerbang yang tepat diperlukan untuk membuat aplikasi.
Ada dua rasa utama HDL: VHDL dan Verilog. Meskipun
tidak benar-benar penting bagi Anda untuk mengetahui, VHDL adalah singkatan
"VHSIC-Tingkat tinggi Desain Bahasa ". Dan ya, VHSIC adalah akronim lain
"Very High Speed Integrated Circuit".
Sebagai contoh, kita akan merancang 16 oleh 16 multiplier ditentukan dengan
skema dan dengan file HDL. Sebuah multiplier adalah biasa tapi kompleks
susunan penambah dan register yang membutuhkan beberapa gerbang.
contoh kita memiliki dua 16 input bit (A dan B) dan produk 32 bitOutput (Y = A
* B) - itu total 64 I / Os. Sirkuit ini membutuhkan
sekitar 6.000 gerbang setara.
Dalam pelaksanaan skema, semua gerbang yang diperlukan harus
dimuat, diposisikan di halaman, saling berhubungan, dan I / O buffer
menambahkan. Sekitar 3 hari senilai bekerja.
Pelaksanaan HDL, yang juga 6.000 gerbang, membutuhkan 8 baris
teks dan dapat dilakukan dalam 3 menit. File ini berisi semua
informasi yang diperlukan untuk menentukan multiplier 16x16 kami!
Jadi, sebagai seorang desainer, metode yang akan Anda pilih? Sebagai
tambahannya
penghematan waktu yang luar biasa, metode HDL benar-benar vendorindependent.
Itu berarti bahwa kode yang sama ini dapat digunakan untuk
menerapkan Xilinx FPGA sebagai LSI Logic gate array! Hal ini membuka
kemungkinan desain yang luar biasa untuk insinyur. Misalnya, bagaimana jika
Anda ingin membuat multiplier 32x32
Jelas, Anda akan ingin mengubah pekerjaan yang telah dilakukan untuk
multiplier yang lebih kecil. Untuk pendekatan skema, ini akan memerlukan
membuat 3 salinan dari 30 halaman, kemudian mencari tahu di mana untuk
mengedit 90
halaman sehingga mereka ditangani lebar bus besar. Ini akan
mungkin memerlukan 4 jam editing grafis. Untuk HDL
spesifikasi, itu akan menjadi masalah mengubah referensi bus:
mengubah 15-31 sejalan 2 dan 31-63 di baris 3 (4 detik)!
Jadi HDL sangat ideal untuk desain digunakan kembali, Anda dapat berbagi Anda
'perpustakaan' dari bagian
dengan desainer lain di perusahaan Anda karena menyimpan dan menghindari
duplikasi usaha.
Saya pikir Anda bisa melihat sekarang mengapa HDL adalah cara untuk
Jadi, sekarang kita telah ditentukan desain dalam deskripsi perilaku,
bagaimana kita mengubahnya menjadi gerbang, yang adalah apa yang semua
perangkat logika
terbuat dari?
Jawabannya adalah Sintesis. Ini adalah alat sintesis yang melakukan
kerja intensif mencari tahu gerbang apa yang harus digunakan berdasarkan pada
tingkat tinggi
file deskripsi yang diberikan oleh desainer. (Menggunakan skema menangkap,
perancang harus melakukan ini semua ini secara manual). Sejak dihasilkan
tersebut
netlist vendor dan perangkat keluarga tertentu, vendor yang tepat
perpustakaan harus digunakan. Kebanyakan alat sintesis mendukung berbagai
macam
gate array, FPGA dan perangkat CPLD vendor.
Selain itu, pengguna dapat menentukan kriteria optimasi bahwa
alat sintesis akan mempertimbangkan ketika memilih pintu level
Temukan atau Pemetaan. Beberapa pilihan ini meliputi: mengoptimalkan
desain lengkap untuk sedikitnya jumlah gerbang, mengoptimalkan tertentu
bagian dari desain untuk kecepatan tercepat, menggunakan konfigurasi terbaik
gerbang
untuk meminimalkan daya, menggunakan register konfigurasi kaya ramah FPGA
untuk
mesin negara.
perancang dapat dengan mudah bereksperimen dengan vendor yang berbeda,
perangkat
keluarga dan kendala optimasi sehingga menjelajahi banyak berbeda
solusi bukan hanya satu denganskema pendekatan.
Untuk rekap, keuntungan dari desain tingkat tinggi & sintesis banyak. Saya t
jauh lebih sederhana dan lebih cepat untuk menentukan desain Anda menggunakan
HLD. Dan
jauh lebih mudah untuk melakukan perubahan pada desain oleh desainer atau
insinyur lain karena sifat mendokumentasikan diri dari
bahasa. Perancang lega dari kebosanan memilih dan
interkoneksi di tingkat gerbang. Dia hanya memilih perpustakaan dan
kriteria optimasi (mis kecepatan, area) dan alat sintesis akan
menentukan hasil. desainer demikian dapat mencoba desain yang berbeda
alternatif dan pilih yang terbaik untuk aplikasi. Bahkan, ada
ada alternatif praktis yang nyata untuk desain melebihi 10.000 gerbang.

1,5 Kekayaan Intelektual (IP) Cores

Kekayaan Intelektual (IP) Cores didefinisikan sebagai sangat kompleks pra-
diuji
fungsi sistem-tingkat yang digunakan dalam logika desain untuk secara dramatis
mempersingkat waktu pengembangan. Manfaat IP Core adalah:
Lebih cepat waktu-ke-pasar
Menyederhanakan proses pembangunan
Risiko Desain Minimal
Mengurangi waktu software kompilasi
Waktu verifikasi Mengurangi
Kinerja diprediksi / fungsi
IP Cores mirip dengan yang disediakan vendor makro lembut di bahwa mereka
menyederhanakan langkah spesifikasi desain dengan menghapus desainer dari
Rincian tingkat gerbang fungsi umum digunakan. IP Cores berbeda dari
macro lembut dalam bahwa mereka umumnya jauh lebih besar tingkat sistem
fungsi seperti antarmuka bus PCI, penyaring DSP, antarmuka PCMCIA,
dll Mereka secara luas diuji (dan karenanya jarang gratis) untuk
offload desainer dari keharusan untuk memverifikasi IP Core fungsi sendiri
1.6 Desain Verifikasi
Untuk memverifikasi desain programmable logic kita mungkin akan menggunakan
simulator, yang merupakan program perangkat lunak untuk memverifikasi
fungsionalitas dan / atau
waktu sirkuitformat standar industri yang digunakan memastikan bahwa desain
dapat digunakan kembali
dan tidak ada kekhawatiran jika vendor mengubah perpustakaan mereka - tidak
ada
ulang diperlukan, hanya mengkompilasi ulang sintesis. Bahkan jika pelanggan
memutuskan untuk pindah ke vendor dan / atau teknologi yang berbeda, itu hanya
mengkompilasi pergi setelah memilih perpustakaan baru. Itu bahkan alat desain
independen sehingga desainer dapat mencoba alat sintesis dari berbagai
vendor dan memilih hasil terbaik!
Hal ini lebih umum untuk memiliki core yang tersedia dalam format HDL karena
itu
membuat mereka lebih mudah untuk memodifikasi dan digunakan dengan
Setelah menyelesaikan spesifikasi desain, Anda perlu tahu jika
sirkuit benar-benar bekerja seperti yang seharusnya. Itulah tujuan
Desain Verifikasi. Sebuah simulator digunakan untuk baik ... mensimulasikan
rangkaian.
Anda perlu memberikan informasi desain (melalui netlist setelah
skematik capture atau sintesis) dan pola input tertentu atau Uji
Vektor yang Anda ingin memeriksa. simulator akan mengambil ini
informasi dan menentukan output dari sirkuit.
saya. Simulasi fungsional
Pada titik ini dalam aliran desain, kita melakukan simulasi Fungsional
yang berarti kita hanya memeriksa untuk melihat apakah sirkuit memberi kita
kombinasi yang tepat dari satu dan nol. Kami akan melakukan Simulasi Timing a
sedikit kemudian dalam aliran desain.
Jika ada masalah, desainer kembali ke skema atau
File HDL, membuat perubahan, re-menghasilkan netlist dan kemudian tayangan
ulang
simulasi. Desainer biasanya menghabiskan 50% dari pembangunan
Waktu akan melalui loop ini sampai desain bekerja seperti yang diperlukan.
Menggunakan HDL menawarkan keuntungan tambahan saat memverifikasi desain.
Anda dapat mensimulasikan langsung dari file sumber HDL. Ini dengan melewati
proses sintesis memakan waktu yang akan diperlukan untuk setiap
desain perubahan iterasi. Setelah rangkaian bekerja dengan benar, kita akan
perlu menjalankan alat sintesis untuk menghasilkan netlist untuk langkah
berikutnya
dalam aliran desain - Implementasi Perangkat.
ii. Implementasi perangkat
Kami sekarang memiliki netlist desain yang benar-benar menggambarkan desain
kami
menggunakan gerbang untuk vendor / perangkat keluarga tertentu dan telah
sepenuhnya diverifikasi. Sekarang saatnya untuk menempatkan ini dalam sebuah
chip, disebut sebagai Perangkat
Pelaksanaan.
Menerjemahkan terdiri dari sejumlah berbagai program yang digunakan untuk
mengimpor netlist desain dan mempersiapkannya untuk tata letak. Program akan
bervariasi antara vendor. Beberapa program yang lebih umum selama
menerjemahkan meliputi: optimasi, terjemahan ke perangkat fisik
elemen, khusus perangkat aturan desain memeriksa (mis melakukan desain
melebihi jumlah jam buffer yang tersedia dalam perangkat ini). ini
selama tahap aliran desain yang Anda akan diminta untuk memilih
menargetkan perangkat, paket, kecepatan kelas dan perangkat-spesifik lainnya
pilihan.
Menerjemahkan Langkah biasanya berakhir dengan laporan yang komprehensif
tentang
Hasil dari semua program dijalankan. Selain peringatan dankesalahan, biasanya
ada daftar perangkat dan saya O pemanfaatan /, yang
membantu desainer untuk menentukan apakah ia telah memilih perangkat terbaik.
aku aku aku. Tepat
Untuk CPLDs, langkah desain disebut Fitting untuk "Fit" desain ke
menargetkan perangkat. Dalam diagram di atas, bagian dari desain cocok untuk
CPLD. CPLDs adalah arsitektur tetap sehingga software tersebut perlu untuk
memilih
gerbang dan jalur interkoneksi yang cocok sirkuit. Hal ini biasanya
proses cepat.
Potensi masalah terbesar di sini adalah jika desainer memiliki sebelumnya
ditugaskan lokasi yang tepat dari pin I / O, sering disebut sebagai
Pin Mengunci. (Paling sering ini dari iterasi desain sebelumnya dan
sekarang telah berkomitmen untuk tata letak papan sirkuit cetak).
Arsitektur (seperti Xilinx XC9500 & CoolRunner CPLDs) yang
dukungan I / O penguncian pin memiliki keuntungan yang sangat besar. Mereka
mengizinkan
desainer untuk menjaga penempatan pin I / O yang asli terlepas dari
jumlah perubahan desain, pemanfaatan atau kinerja yang diperlukan.
penguncian pin sangat penting ketika menggunakan In-System Programming -
ISP. Ini berarti bahwa jika Anda tata letak PCB Anda untuk menerima pin
tertentu
keluar kemudian jika Anda perlu untuk mengubah desain Anda dapat kembali
program
yakin bahwa Anda pin keluar akan tetap sama.
iv. Tempat dan Route
Untuk FPGA, Place dan program Route dijalankan setelah Kompilasi.
"Tempat" adalah proses pemilihan modul tertentu atau blok logika di
FPGAs mana gerbang desain akan berada. "Route" sebagai nama
menyiratkan, adalah routing fisik interkoneksi antara logika
blok.
Kebanyakan vendor menyediakan tempat dan rute otomatis alat sehingga pengguna
tidak
tidak perlu khawatir tentang rincian yang rumit dari arsitektur perangkat.
Beberapa vendor memiliki alat yang memungkinkan pengguna ahli untuk secara
manual menempatkan
dan / atau rute bagian yang paling penting dari desain mereka dan mencapai
yang lebih baikkinerja daripada dengan alat otomatis. Floorplanner adalah
bentuk
alat manual seperti.
Kedua program memerlukan waktu yang lama untuk menyelesaikan berhasil
karena itu adalah tugas yang sangat kompleks untuk menentukan lokasi besar
desain, memastikan mereka semua bisa terhubung dengan benar, dan memenuhi
diinginkan
kinerja. Program-program ini namun hanya dapat bekerja dengan baik jika
arsitektur target memiliki routing yang cukup untuk desain. Tidak ada jumlah
mewah coding dapat mengimbangi arsitektur disalahpahami,
terutama jika tidak ada cukup routing yang trek. Jika wajah desainer
masalah ini, solusi yang paling umum untuk adalah dengan menggunakan perangkat
yang lebih besar.
Dan ia kemungkinan akan ingat pengalaman waktu berikutnya dia
memilih vendor.
Sebuah program yang terkait disebut Timing-Driven Place & Route (TDPR).
Hal ini memungkinkan pengguna untuk menentukan kriteria waktu yang akan
digunakan selama
tata letak perangkat.
Sebuah Timing Analyser Static biasanya bagian dari implementasi vendor
perangkat lunak. Ini memberikan waktu informasi tentang jalur dalam desain.
Informasi ini sangat akurat dan dapat dilihat di banyak berbeda
cara (misalnya menampilkan semua jalur dalam desain dan peringkat mereka dari
terpanjang
untuk delay terpendek).
Selain itu, pengguna pada saat ini dapat menggunakan tata letak rinci
informasi setelah memformat ulang, dan kembali ke simulator nya pilihan
dengan informasi waktu rinci. Proses ini disebut juga Backspace
Penjelasan dan memiliki keuntungan dari memberikan waktu yang akurat sebagai
serta nol dan satu operasi desain.
Dalam kedua kasus, waktu mencerminkan penundaan dari blok logika serta
interkoneksi.
Final langkah implementasi adalah Download atau Program.

v. Men-download atau Programming

Download umumnya mengacu pada perangkat yang mudah menguap seperti SRAM FPGAs.
Seperti namanya, Anda men-download konfigurasi perangkat
informasi ke dalam memori perangkat. The Bitstream yang ditransfer
berisi semua informasi untuk menentukan logika dan interkoneksi dari
desain dan berbeda untuk setiap desain. Karena perangkat SRAM kehilangan
mereka
konfigurasi saat listrik dimatikan, bitstream harus
disimpan di suatu tempat untuk solusi produksi. Sebuah tempat seperti yang
umum adalah
PROM serial. Ada sepotong terkait perangkat keras yang
menghubungkan dari komputer ke papan yang berisi perangkat target.
Program ini digunakan untuk program semua non-volatile programmable logic
perangkat termasuk PROMs serial. Pemrograman melakukan hal yang sama
berfungsi sebagai Download kecuali bahwa informasi konfigurasi
ditahan setelah daya dihapus dari perangkat. untuk antifuse
perangkat, pemrograman hanya dapat dilakukan satu per perangkat. (Oleh karena
itu
jangka Satu-Time Programmable, OTP).
Pemrograman dari Xilinx CPLDs dapat dilakukan In-System melalui JTAG (Joint
Uji Advisory Group) atau menggunakan perangkat konvensional programmer mis
Data I / O. JTAG batas scan - secara resmi dikenal sebagai IEEE / ANSI
standar 1149.1_1190 - adalah satu set aturan desain, yang memfasilitasi
pengujian, pemrograman perangkat dan debugging di chip, papan dan
tingkat sistem. In-System pemrograman memiliki keuntungan menambahkan bahwa
perangkat dapat disolder langsung ke PCB, misalnya permukaan TQFP gunung
ketik perangkat, dan jika perubahan desain tidak perlu dihapus
membentuk dewan tetapi hanya diprogram ulang dalam sistem. JTAG singkatan
Bersama Uji Advisory Group dan industri.
vi. sistem Debug
Pada titik ini dalam aliran desain, perangkat ini sekarang bekerja tapi kita
tidak
dilakukan belum. Kita perlu melakukan Debug System - memverifikasi bahwa
perangkat kami
bekerja di papan yang sebenarnya. Ini benar-benar saat kebenaran karena
masalah besar di sini berarti insinyur telah membuat asumsi yang
pada spesifikasi perangkat yang tidak benar atau belum dianggap
beberapa aspek dari sinyal yang diperlukan ke / dari programmable logic
alat. Jika demikian, ia kemudian akan mengumpulkan data tentang masalah dan
kembali ke
gambar (atau perilaku) papan!
Xilinx memiliki programmable logic WebPOWERED pertama di dunia
perangkat!
Ini berarti kita memiliki WebFITTER pertama, Anda dapat sesuai dengan desain
Anda di
real time di situs web kami. Hanya mengambil desain yang ada untuk
kamiWebFITTER halaman web - file-file ini dapat menjadi kode sumber HDL atau
netlists
- Dan menentukan perangkat target atau kriteria Anda kunci desain - kecepatan
rendah
listrik dll dan kemudian tekan 'cocok'. Anda akan menerima hasil saat Anda
kemudian melalui email, yang mencakup hasil bugar penuh, file desain dan
File pemrograman (file JEDEC).
Jika Anda menyukai hasilnya Anda kemudian dapat pergi untuk mendapatkan harga
on-line.
Anda kemudian mungkin ingin men-download salinan pribadi Anda, yang dapat
download di modul, sehingga Anda dapat memutuskan bagian mana yang Anda
butuhkan.
Modul meliputi desain lingkungan (Project Navigator), XST
(Xilinx Sintesis alat), ModelSim Xilinx Starter Edition yang 3 a
simulator partai, Chip penampil dan akhirnya ECS skematik capture &
VSS.
ChipViewer (utilitas Java TM) grafis merupakan kendala pin dan
tugas. Anda juga dapat menggunakan alat ini untuk grafis melihat desain
implementasi dari batas chip untuk macrocell individu
persamaan.