Clase 2

UNIVERSIDAD TECNOLOGICA NACIONAL
FACULTAD REGIONAL HAEDO

Departamento de Electrnica
Caractersticas Principales
MPU: Permite la proteccin de zonas de memoria de la accin

indeseada de programas
NVIC: permite la generacin y priorizacin de interrupciones y
minimiza la latencia de las interrupciones.
WIC: permite la rpida entrada en ejecucin de programa luego de un
estado de bajo consumo.
Acelerador de flash: Que permite ejecutar el programa sin wait states
superando las limitaciones tecnolgicas de las memorias Flash.
DMA: Muchos dispositivos pueden acceder a realizar transferencias
entre s o con memoria.
Fidel SANTOS TDII UTN FRH

Integrantes y caractersticas

Compatibilidad
Se ha buscado facilitar la
transicin de desarrollos
realizados con micros de la
Familia ARM2300 haciendo
que los componentes Cortex
176x sean compatibles pin a
pin con aquellos

17xx Diagrama en bloques Parte 1


Matriz de buses multicapa AHB

Matriz de buses multicapa AHB
Las matrices de comunicaciones permiten realizar mltiples

actividades simultneamente a travs de los buses.
Por ejemplo, el procesador puede estar buscando un cdigo de
operacin y ejecutndolo simultneamente a que est
accediendo a la comunicacin con el exterior (por ejemplo USB,
ethernet o DMA) a plena velocidad

15 canales serie
Las partes sombreadas
pueden ser manejadas
por DMA
Dos controladores
distintos para manejar
dispositivos
independientemente

MANIPULACIN DE BITS

Manejo de Bits
El manejo de bits de los ARM7 es bastante primitivo y requiere

las acciones de read-modify-write tpicas de los procesadores
En la familia Cortex se rescat la filosofa del bit set bit clear
de los microcontroladores.
Buscando no crear nuevas instrucciones se asociaron palabras
de una zona de memoria con bits de perifricos. Es llamado Bit
Band

Bit Band

Bit Band

Bit Band

LPC17xx Regiones de bit band

reas de bit band

Operacin

MANEJO DE MEMORIA

Mapa de Memoria

Mapa de Memoria

Mapa de memoria

Perifricos mapeados como memoria

Perifrico APB0 Direccin de base Nombre del Perifrico
0 0x4000 0000 Watchdog Timer
1 0x4000 4000 Timer 0
2 0x4000 8000 Timer 1
3 0x4000 C000 UART0
4 0x4001 0000 UART1
5 0x4001 4000 reservada
6 0x4001 8000 PWM1
7 0x4001 C000 I2C0
8 0x4002 0000 SPI
9 0x4002 4000 RTC
10 0x4002 8000 GPIO interrupts
11 0x4002 C000 Pin Connect Block
12 0x4003 0000 SSP1
13 0x4003 4000 ADC
14 0x4003 8000 CAN Acceptance Filter RAM
15 0x4003 C000 CAN Acceptance Filter Registers
16 0x4004 0000 CAN Common Registers
17 0x4004 4000 CAN Controller 1
18 0x4004 8000 CAN Controller 2
19 a 22 0x4004 C000 a 0x4005 8000 reservada
23 0x4005 C000 I2C1
24 a 31 0x4006 0000 a 0x4007C000 reservada

Tipos de memoria
Normal: el procesador reordenar transacciones para mejorar

eficiencia, o realizar lecturas especulativas.
Dispositivo: El procesador conserva el orden de las
transacciones en relacin con otras operaciones a dispositivos
o memoria fuertemente ordenada (Strongly-ordered memory).
Fuertemente ordenado: El procesador conserva el orden de las
transacciones en relacin con todas los dems
transacciones (o sea se deshabilita el buffer de memoria).

Atributos de la memoria
Compartible: Utilizada para albergar colas y semforos a ser

compartidos por varias actividades (p. ej. Programa principal y
DMA). Las zonas de memoria fuertemente ordenadas son
siempre compartibles.
Ejecutar nunca (XN): El intento de acceder a buscar una
instruccin a esa zona de memoria, generar una excepcin.

Zonas de memoria

Memoria
Flash
512 KB
Encargada
de la ISP
Al estar sobre
3 ramas distintas
De la matriz de
Buses, pueden
Ser accedidas
simultneamente

Acelerador de memoria Flash

Acelerador de memoria Flash
Permite ejecutar programas desde flash a mxima velocidad

Hasta 100MHz sin introducir Wait States
Provee interfaces separadas a los buses I-code y D-code

Optimiza la interaccin con los buffers de pre-bsqueda del
Cortex-M3.
Operacin transparente para el usuario. Se programa a travs
del registro FLASHCFG con el que se puede graduar la
aceleracin. 128 bits

Secuencia de arranque
ISP = In system Programming. Se

carga todo el programa desde la PC
IAP = In Application Programming. Se
modifica la memoria flash en tiempo de
ejecucin.
Seguridad
Ejecucin Normal
In System Programming
UNIDAD DE PROTECCIN DE MEMORIA (MPU)

MPU

MPU
Permite dividir la memoria en regiones y asignarles ubicacin,

tamao, atributos y permisos de acceso.
Son 8 zonas numeradas de 0 a 7. Permite organizar zonas de
memoria separadas o superpuestas (overlapping) con permisos
individuales.
En las zonas compartidas, vale los atributos de la zona de
mayor nmero (ej. 7 sobre 5)
Una regin de memoria denominada background, tiene los
mismos atributos de acceso default del sistema y slo puede
ser accedida con acceso privilegiado.
Los sistemas operativos (OS) pueden cambiar dinmicamente
la configuracin de las zonas acorde a los requerimientos de las
tareas.

RELOJES

Caractersticas de los tres distintos relojes
Oscilador RC interno (IRC) (Default)

Fuente de reloj para el watchdog y/o el reloj que excita al PLL y subsecuentemente a
la CPU.
La frecuencia normal del IRC es de 4 MHz con una exactitud de 1% en todo el
entorno de temperatura y tensin
Oscilador Principal
Fuente de reloj de la CPU usando o no el PLL
El oscilador principal tambin provee la fuente de reloj para el PLL dedicado del
USB.
Opera a frecuencias desde 1 MHz a 25 MHz
Oscilador del RTC

Fuente de reloj para el bloque del RTC, el PLL principal y subsecuentemente la CPU
Clock de 1 Hz al RTC

Caractersticas detalladas de los distintos relojes (1/2)
PLL Principal (PLL0)

Frecuencia de entrada en el rango de 32 kHz a 25 MHz
Puede utilizar el oscilador principal, el oscilador RC interno o el oscilador del RTC
Frecuencia de salida: de 10 MHz a la mxima de la CPU
PLL Secundario (PLL1)

Dedicado a proveer el reloj con la precisn requerida por la interfaz USB. Agrega
flexibilidad al PLL Principal. Recibe el PLL0 y genera 48 MHz para USB
Registro(s) de seleccin del Reloj de Perifricos

Utilizados para controlar la seal de reloj que ser utilizada para los perifricos
individualmente
Cada perifrico tiene sus ajuste individual de reloj y que puede ser llevado a ser
igual al de la CPU o puede ser dividido desde la misma

Caractersticas detalladas de los distintos relojes (2/2)
Funcones de salida de Reloj

Desde la frecuencia generada por el oscilador, se puede dividir para disminuir la
potencia consumida al disminuir la frecuencia de trabajo
Usada para sincronizar dispositivos externos con el reloj de la CPU
Usada durante el proceso de desarrollo para permitir verificar el funcionamiento del
oscilador principal, el reloj IRC, el reloj RTC, el reloj de la CPU (cclk), o el reloj de
USB

Ampliacin del funcionamiento
Cualquiera
de las tres
puede ser
usada para
generar cclk
La combinacin de ambos permiten generar cclk

Derivados
de cclk y
pudiendo
excitar 4
perifricos

Fuentes
del
watchdog
clock

Opcin 2
Opcin 1

Salida de Reloj
Puede ser
empleada
para excitar
otros
dispositivos o
bien para test

CONTROLADOR DE INTERRUPCIONES ANIDADAS

NVIC

Interrupciones
LPC 17xx soporta 35 interrupciones vectorizadas con 32 niveles

de prioridad programables para cada interrupcin
Se agruparn los valores de campos de prioridad en grupos y subgrupos de
prioridades
NMI = Interrupcin externa no enmascarable

Latencia de interrupciones determinstica
Caractersticas avanzadas
Prioridad de pre-vaciado
Tail chaining (encadenado de colas)

Terminologa (a ser ampliada)
Determinstico: Que es predecible. Dado un conjunto de

entradas, siempre producir las mismas salidas pasando por la
misma secuencia de estados.
Prevaciado (preemption) Habilidad de un sistema operativo o
programa similar de detener la ejecucin de una tarea
programada a favor de una tarea de mayor prioridad.
Tail chaining: Forma de encolar los retornos de interrupciones
anidadas, de forma de optimizar el tiempo total de ejecucin.
Latencia de interrupciones: Demora experimentada desd que se
genera una interrupcin hasta que es atendida

Latencia de Interrupciones del NVIC
Latencia de interrupciones determinstica

Cortex-M3 tiene una latencia de interrupcin de 12 ciclos y 12 ciclos para retornar de
la ISR
ARM7 tiene una latencia de interrupcin entre 24 y 42 ciclos y 16 de retorno. NO ES
DETERMINSTICO

Tail Chaining
En el caso de que una interrupcin de mayor prioridad

interrumpa una de menor prioridad, se abreviar el
proceso de salida y nueva entrada a interrupcin (Tail
Chaining)

Tipos de Excepciones en Cortex M3

Propias de ncleo Cortex

Tabla de Vectores
Comienza en dir 0
Pero puede ser
reubicado en RAM
programando el NVIC
Direcciones
(no programa)

Priorizacin de la interrupcin
Cada fuente de interrupcin tiene un valor de prioridad de 5 bits

Controladas por los registros del NVIC Reset Contro Reg y el
campo PRIGROUP del registro Application Interrupt

Application Interrupt and Reset Control Register del NVIC

Conjunto de bits PRIGROUP
Define cuantos bits son

utilizados para el grupo y
cuntos para el sub-grupo

Ejemplo

DMA

Controlador de DMA de propsito General (GPDMA)

Soporta transferencias de perifricos de alta velocidad

como transferencias de memoria a memoria
32-bit master bus width (soporta transferencias de 8-, 16-,
or 32-bits)
8 Canales de DMA, cada uno con una FIFO de 4 palabras
16 lneas de requerimiento de DMA
Transferencias soportadas:
Memoria a Memoria
Memoria a Perifrico
Perifrico a Memoria
Perifrico a Perifrico

DMA soporta los siguientes perifricos:

ADC de 12-bits
DAC de 10-bits
Pueden ser disparados por una Timer match condition
Todas las UARTs
SSP
I2S
GPIO
Seales de solicitud de DMA simple y DMA en rfagas

DMA

INTERFACES SERIE

Interfaces serie

SPI y SSP(0 y 1)
Controlador SPI (Serial Peripheral Interface)

Comunicacin sincrnica, serie y full Duplex.
SPI master slave
Transferencia de 8 16 bits
Reloj con polaridad y fase programables para operaciones de recepcin/transmisin
Mxima velocidad (master/slave) 12.5 Mbps
Controlador SSP (Synchronous Serial Communication)

FIFOs de 8 tramas tanto para Transmisin y Recepcin y
capacidad de multiprotocolo
Transferencias de datos de 4 a 16-bits
Soporte de DMA
Maxima velocidad
50 Mbps (Master Mode)
8 Mbps (Slave Mode)

I2C (0, 1, & 2)
I2C Bus interface (Inter-Integrated Circuit)

Satisface la interfaz I2C
Puede ser configurado como Master, Slave o Master/Slave
Transferencia de datos bidireccional entre Masters y Slaves.
Puerto compatible con Fast-mode Plus I2C (1 Mbit/sec) (I2C0)
Reloj Programable para permitir el ajuste de las tasas de transferencia I2C
Reconocimiento opcional de hasta 4 distintas direcciones de esclavo
Modo de monitoreo del bus

Interfaz I2S (Inter-IC Sound)
Entrada o salida de audio digital con control de velocidad fraccionario.

Suporta conexiones combinadas de transmisin o recepcin de 3 4
cables
Entrada/salida de reloj de audio Master (utilizada por muchos
CODECs I2S)
La entrada y salida I2S pueden operar independientemente como
master o slave.
Soporta tanto los flujos de datos mono o estereo sobre un amplio
rango de frecuencias de muestreo que pueden variar de 16 a 96 kHz
El soporte GPDMA permite el flujo de datos de audio sobre la interfaz
I2S

Interfaces Serie UART (0, 1, 2, y 3)
UART (Universal Asynchronous Receiver/Transmitter)

FIFO de 16 bytes para Recepcin y Transmisin con soporte de DMA
Divisor fraccionario para control del baud rate , capacidad de auto-baud, e
implementacin de control de flujo por hardware o software.
La UART1 soporta EIA-485/RS-485 y operaciones con 9-bits.
Permite tanto la deteccin de la direccin por software y deteccin automtica de la
direccin por medio de la comunicacin de 9 bits.
Control automtico del sentido de la comunicacin (Auto Direction)
Linea de Control RTS/DTS para habilitar o deshabilitar el driver
El Software levanta la lnea RTS antes de comenzar la transmisin a fin de habilitar lel
driver, posteriormente baja la lnea RTS luego de completar la transmisin.
Soporte para el control de modem (UART1)

Soporte de comunicaciones infrarrojas IrDA (UART3)
Velocidad mxima posible de la UART ~ 6 Mbps

CAN (1 y 2), Ethernet, USB
Controlador CAN 2.0B (Controller Area Network)

Compatible con la especificacin CAN 2.0B
Velocidades de hasta 1 Mbps en cada bus
Filtro de aceptacin por hardware que reconoce identificadores de 11 y 29-bit Rx
Interfaz Ethernet
MAC Ethernet con interfaz RMII (Reduced Media Independent

Interface)
Soporta dispositivos con PHY de 10 o 100 Mbps
Controlador dedicado de DMA
Completamente compatible 802.3x Full Duplex Flow Control y Half Duplex back pressure
Bloque USB
USB 2.0 Full Speed (12 Mbps) Device, Host, OTG
On-chip PHY para implementar funciones tanto como Host o dispositivo
Controlador dedicado de DMA

USB
USB 2.o Full Speed (12 Mbps) como Device e interfaz de

control On-the-Go/Open Host
Phy incorporada para funciones Device/Host/OTG
Controlador de DMA dedicado

TIMERS

Timers
Cuatro timers de propsito general

Watchdog
Timer generador de interrupciones repetitivo
PWM (Operacin del timer)
Systick

Timer (0, 1, 2, y 3), Watchdog
Timers/counters de 32-bit
8 entradas de captura externa
4 salidas externas de coincidencia (match)
Modo de temporizacin o de conteo
Soporte de controlador GPDMA
Permite transferencias de memoria a memoria temporizadas
Watchdog Timer
Tiempo programable de 32-bits
Temporizado por el reloj IRC o por el de perifricos
Puede ser utilizado para despertar al sistema en los modos de bajo consumo
NO puede ser deshabilitado por programa

Particularidades de los Timers
Timer de interrupcin repetitiva (RIT)

Timer de 32-bits
Astable (Free-running)
Reset on Match Interrupt
til para eventos repetitivos definidos por el usuario

Timer SYSTICK (parte del NVIC)
Timer dedicado de 10 ms.
Temporizado desde el reloj de la CPU o desde una pata
(STCLK)
til para sistemas operativos o despachadores de tareas

Real-Time Clock (RTC)

Ultra-low power 32 kHz oscillator provides 1 Hz clock to the RTC
Separate battery power supply
Uses CPU power supply, when present
Calibration mechanism
1 second per day
Battery-backed registers -20 bytes
Alarm function generates interrupts
Wakes CPU from reduced power modes
1 second resolution
Extremely low power consumption
390 nA (typical @ 25C)
Calendar function does not require CPU involvement
RTC works with Vbatas low as 2.1 V

Systick
Timer de 24 bits que se decrementa a 0 y provee 10 ms entre

interrupciones (a 100 MHz de CPU)
Puede utilizar como base de tiempo el clock de la CPU o
STCLK

Modulacin del ancho de pulso (PWM)
Bloque estandar PWM

Resolucin de 32-bits
6 salidas PWM single-edge 3 double-edge
Mecanismo de Latch sombreado
Operacin sin glitches
Bloque PWM con operacin de contador o de timer

Fuente de reloj: Reloj de perifricos o entradas de captura
Puede ser usado como timer/contador de propsito general

PWM para control de motores trifsicos

Bloque de control de Motores
Soporte para motores trifsicos de AC y DC

Tres pares de salidas PWM
Cada una con polaridades opuestas
Alineadas al flanco o al centro
Insercin de banda muerta programable

BLOQUES ANALGICOS

Conversor A/D
12-bit ADC (Analog-to-Digital Converter)

Max. Velocidad de conversin a 12 bits: 200 kHz.
Ocho entradas analgicas
Soporte para el controlador GPDMA
Modo de bajo consumo
Rango de entradas al ADC: VREFN hasta VREFP
Modo de conversin en rfagas para una o varias entradas
Conversin con la transicin de la entrada o por timer
No linealidad integral (INL) 3 LSB
No linealidad diferencial (DNL) 1 LSB

DAC (Digital-to-Analog Converter) de 10 bits
Salida Analgica desde VREFN hasta VREFP en 1024 pasos

Soporte del controlador GPDMA
Tiempo de conversin = 2.5 s con una excitacin de 350 A
Tiempo de conversin = 1 s con una excitacin de 700 A

POR y BOD
Power on reset
BOD: Si la tensin de alimentacin cae debajo de 2,95 V se
puede generar una interrupcin que permita salvar registros y
variables en algn medio no voltil

RELOJ DE TIEMPO REAL (RTC)

RTC

GPIO

Entradas y Salidas (GPIO)
70 GPIOs de alta velocidad (LQFP100) y 52 GPIOs (LQFP80)

Todas las patas tienen pull-ups, pull-downs, o ninguna.
Todas las patas pueden ser configuradas como open drain
Los registros de los GPIO estan ubicados en el bus de
perifricos AHB para accesos rpidos a E/S
Los registros de GPIO son accesibles por medio del GPDMA
Entradas externas de interrupcin
46 entradas de interupcin sensibles a flanco
4 entradas de interrupcin sensibles a nivel o a flanco
Opcionalmente pueden despertar al procesador desde el Power-down

GPIO e Interrupciones Externas
Se pueden seleccionar (programando los pines) hasta 46

entradas de interrupcin sensibles a flancos (42 GPIO + 4
EINT).
Las entradas de interrupcin pueden ser opcionalmente
utilizadas para despertar al procesador de los modos de Power
down

MODOS DE BAJA ENERGA CONSUMIDA

Modos bajo consumo

Alimentaciones
3,3 V (2,4 a 3,6 V)

Vdd (reg) (3V3) regulador interno
Vdd (3V3) Pads de E/S
Vbat (2,1 V a 3,6 V)

Alimenta slo al RTC
No alimenta RAM
Alimenta 20 bytes de registros de backup
Conversor A/D de 12 bits

Vdda (parte analgica)
Vrefp

Opciones de energa
Modos de energa reducida

Amplio rango de fuentes de reloj
Posibilidad de dividir o apagar relojes a los perifricos on-chip en forma individual
Ireg= 45 mA a 100 MHz (Tpico a@ 25C)
Potencia activa de Cortex-M3 ~ 500A/MHz
Potencia activa de ARM7 ~ 700A/MHz

Modos de energa reducida (1/2)
Sleep
Se suspende la ejecucin de la CPU
Los perifricos continan trabajando
(Similar al modo Idle del ARM7)
Ireg= 2.28 mA (valores tpicos@ 25C)
Deep-Sleep
El oscilador principal y todos los relojes internos excepto el IRC son detenidos
La memoria Flash est en standby, lista para uso inmediato
Ireg= 276 A (valores tpicos@ 25C)

Modos de energa reducida (2/2)
Power-down
Igual que en el modo Deep-Sleep excepto que se apagan Flash e IRC
Se recupera por medio de algunas interrupciones
Se preserva el estado
Ireg= 51 A (valores tpicos @ 25C)
Power-down Profundo
Todos los relojes, incluyendo el IRC son detenidos y la tensin interna es
desconectada
Se pierde completamente el estado del sistema, slo se preservan los registros del
dominio del RTC
Se reactiva por medio de Reset, seal externa o alarma del RTC
Ibat= 390 nA (valores tpicos @ 25C)

Wakeup Interrupt Controller (WIC)
Permite despertar de los modos Deep Sleep y Power down (sin

utilizar el NVIC).
Completamente controlada por hardware (no requiere
programacin)
Interrupciones empleadas
NMI, Interrupciones externas EINT0 a EINT3, interrupciones de
GPIO, Interrupcin de despertado por Ethernet, Alarma del
RTC, CAN USB.
Watchdog despierta al modo Deep sleep si utiliza el oscilador
IRC

Herramientas
Standard
CMSIS define para un sistema Cortex-Mx:
Un modo comn de acceder a registros de perifricos y un modo comn de acceder
a vectores de excepcin
Los nombres de los registros de los perifricos del ncleo y los nombres de los
vectores de excepcin del ncleo
Una interfaz independiente del dispositivo para kernels de los RTOS, incluyendo un
canal de depuracin
Interfaces para componentes middleware (TCP/IP Stack, Flash File System)

Consumo de Energa

HERRAMIENTAS

Emulacin y depuracin
Las funciones de depuracin y

trazado estn integradas en el
ARM Cortex-M3
Estndar JTAG (5 patas)
Serial wire debug (SWD) (dos
patas)
Interfaz para la Embedded Trace
Macrocell (ETM) para trazado en
tiempo real
Soporta hasta ocho breakpoints y
cuatro watchpoints
Herramientas
Utilizando componentes de software compatibles con CMSIS, el

usuario puede reutilizar la plantilla de cdigo.
CMSIS esta dirigido a permitir la combinacin de componentes
de software de mltiples vendedores de middleware

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Judul Asli

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FACULTAD REGIONAL HAEDO

MPU: Permite la proteccin de zonas de memoria de la accin

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17xx Diagrama en bloques Parte 1

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17xx Diagrama en bloques Parte 2

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Matriz de buses multicapa AHB

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Matriz de buses multicapa AHB

Las matrices de comunicaciones permiten realizar mltiples

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17xx Diagrama en bloques Parte 3

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El manejo de bits de los ARM7 es bastante primitivo y requiere

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LPC17xx Regiones de bit band

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reas de bit band

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Perifricos mapeados como memoria

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Normal: el procesador reordenar transacciones para mejorar

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Compartible: Utilizada para albergar colas y semforos a ser

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Acelerador de memoria Flash

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Acelerador de memoria Flash

Permite ejecutar programas desde flash a mxima velocidad

Provee interfaces separadas a los buses I-code y D-code

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ISP = In system Programming. Se

UNIDAD DE PROTECCIN DE MEMORIA (MPU)

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Permite dividir la memoria en regiones y asignarles ubicacin,

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Caractersticas de los tres distintos relojes

Oscilador RC interno (IRC) (Default)

Oscilador del RTC

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Caractersticas detalladas de los distintos relojes (1/2)

PLL Principal (PLL0)

PLL Secundario (PLL1)

Registro(s) de seleccin del Reloj de Perifricos

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Caractersticas detalladas de los distintos relojes (2/2)