Sisdig Bab2
Sisdig Bab2
RANGKAIAN LOGIKA
DIGITAL KOMBINASIONAL
Sebelum melangkah lebih jauh, dalam bab ini akan dibahas dasar-dasar
logika digital yang merupakan elemen dasar penyusunan komputer. Pem-
bahasan dimulai dengan rangkaian logika kombinasional yang hasil kelu-
arannya hanya tergantung pada masukan saat itu, kemudian dilanjutkan de-
ngan rangkaian logika sekuensial yang hasil keluarannya tergantung pada
masukan saat itu dan hasil keluaran sebelumnya. Dengan memahami prin-
sip logika digital, dapat dirancang rangkaian logika digital seperti yang ada
dalam komputer.
11
12 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
i0 f0 (i0 , i1 )
i1 unit logika f /qqf 1(i1 , i3 , i4 )
.. ..
. kombinasional .
in fm (i9 , in )
Gambar 2.1: Unit logika kombinasi, jika dilihat dari luar
Yohanes Suyanto
2.3. Gerbang Logika 13
Jika hanya ada satu saklar yang hidup maka lampu Z akan menyala. Jika
kedua saklar hidup semua atau mati semua, lampu Z akan mati. Tabel
kebenaran dapat disusun dengan mendaftar semua kemungkinan kombinasi
keadaan saklar A dan B serta keadaan lampu Z seperti pada Tabel 2.2.
Dalam tabel tersebut nilai 0 menyatakan mati sedang nilai 1 menyatakan
hidup atau menyala.
Dalam tabel kebenaran, semua kombinasi biner 0 dan 1 yang mungkin
untuk nilai masukan didaftar dan setiap kombinasi tersebut menghasilkan
nilai keluaran 0 atau 1. Untuk Gambar 2.2.(a) keluaran Z tergantung pada
nilai masukan A dan B. Untuk setiap kombinasi masukan menghasilkan
nilai X 0 atau 1. Kita dapat menentukan tabel lain seperti Gambar 2.2.(b)
yang berarti lampu akan menyala jika A dan B kedua-duanya mati atau
kedua-duanya hidup. Jumlah kombinasi yang mungkin untuk 2 masukan
adalah 22 = 4. Jumlah kombinasi keluaran yang mungkin adalah 24 =
16, karena ada 4 kombinasi masukan yang masing-masing baris kombinasi
masukan ada 2 kemungkinan nilai keluaran. Secara umum, karena ada 2n
n
kombinasi masukan untuk masukan sebanyak n, maka ada 22 kombinasi
keluaran dan masukan.
Yohanes Suyanto
14 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
Masukan Keluaran
A B F alse AND AB A AB B XOR OR
0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 1 1 1 1
1 0 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1
Masukan Keluaran
A B NOR XNOR B A+B A A+B NAND T rue
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 0 1 1 1 1
1 0 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1
Gambar 2.3: Tabel kebenaran untuk semua kemungkinan fungsi dari 2 ma-
sukan
Yohanes Suyanto
2.3. Gerbang Logika 15
F alse = 0
AB = A AND NOT B
A = A
AB = NOT A AND B
B = B
XOR = A AND NOT B OR NOT A AND B
NOR = NOT (A OR B)
XNOR = NOT (A AND NOT B OR NOT A AND B)
B = NOT B
A+B = A OR NOT B
A = NOT A
A+B = NOT A OR B
NAND = NOT (A AND B)
T rue = 1
Gambar 2.4: Fungsi AND, OR, dan NOT sebagai pembentuk fungsi-fungsi
lainnya
Yohanes Suyanto
16 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
A B F A B F
0 0 0 0 0 0
0 1 0 0 1 1
1 0 0 1 0 1
1 1 1 1 1 1
A F = AB A F =A+B
B B
AND OR
A F A F
0 0 0 1
1 1 1 0
A F =A A F =A
BUFFER NOT
Gambar 2.5: Simbol gerbang logika untuk fungsi Boolean AND, OR, buffer,
dan NOT
Yohanes Suyanto
2.4. Implementasi Elektronik dari Gerbang Logika 17
A B F A B F
0 0 1 0 0 1
0 1 1 0 1 0
1 0 1 1 0 0
1 1 0 1 1 0
A A
B F = AB B F =A+B
NAND NOR
A B F A B F
0 0 0 0 0 1
0 1 1 0 1 0
1 0 1 1 0 0
1 1 0 1 1 1
A F =A B A
B B F =A B
Exclusive-OR (XOR) Exclusive-NOR (XNOR)
Gambar 2.6: Simbol gerbang logika untuk fungsi Boolean NAND, NOR,
XOR, dan XNOR
A A
B F = ABC F =A+B
C B
(a) (b)
Gambar 2.7: Variasi gerbang logika (a) tiga masukan dan (b) masukan de-
ngan komplemen
Yohanes Suyanto
18 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
VCC
R
A
Vcc = +5V A
A F =A
GND = 0V
(a) (b)
Gambar 2.8: (a) pembalik dengan terminal tenaga dimunculkan dan (b)
rangkaian transistor untuk pembalik
Logika 1
Logika 1
2.4 V
2.0 V
Daerah Daerah
terlarang terlarang
0.8 V
0.4 V Logika 0
Logika 0
0.0 V 0.0 V
(a) (b)
Gambar 2.9: Penentuan nilai tegangan untuk logika 0 dan 1 (a) gerbang
logika keluaran, (b) gerbang logika masukan
Yohanes Suyanto
2.5. Buffer Tri-State 19
VCC
R
VCC
AB
R
A
A+B
B A B
(a) (b)
Gambar 2.10: Rangkaian transistor (a) NAND 2 masukan (b) NOR 2 ma-
sukan
A F = AC A F = AC
atau atau
C F = C F =
(a) (b)
Gambar 2.11: Buffer tri-state dan Buffer tri-state kendali inversi
Yohanes Suyanto
20 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
sinyal elektronis sedang logika 0 terhubung dengan GND. Dengan buffer tri-
state memungkinkan sejumlah keluaran dihubungkan menjadi satu tanpa
ada risiko hubung singkat, asal dijaga bahwa pada satu saat hanya boleh
satu buffer tri-state yang hidup. Buffer tri-state penting saat implementasi
register.
Yohanes Suyanto
2.6. Sifat-sifat Aljabar Boole 21
A B AB = A+B A+B = AB
0 0 1 1 1 1
0 1 1 1 0 0
1 0 1 1 0 0
1 1 0 0 0 0
Yohanes Suyanto
22 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
A F =A+B A
B B F =AB
A
A A+B A+B
B
B
AB = AB Teorema involusi
A F = AB A
B B F = AB
Yohanes Suyanto
2.7. Bentuk Sum-of-Product dan Diagram Logika 23
Indeks A B C F
minterm
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 1
7 1 1 1 1
Gambar 2.16: Tabel kebenaran untuk fungsi mayoritas
Yohanes Suyanto
24 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
A B C
F = A B C + A BC + ABC + AB C (2.3)
Dilakukan komplemen pada kedua ruas didapat persamaan 2.4:
F = A B C + A BC + ABC + AB C (2.4)
Penerapan teorema DeMorgan yang berbentuk W + X + Y + Z = W X Y Z
didapat persamaan 2.5:
Yohanes Suyanto
2.8. Bentuk Product-of-Sum 25
A B C
Yohanes Suyanto
26 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
A gerbang
AND F A A
B fisis B F = AB B F =A+B
A gerbang
NAND F A A
B fisis B F = AB B F =A+B
Gambar 2.19: Logika positif dan negatif untuk pasangan AND-OR dan
NAND-NOR
Pencampuran logika positif dan negatif dalam satu sistem sebaiknya di-
hindari untuk mencegah kerancuan, tetapi kadang-kadang hal ini tidak da-
Yohanes Suyanto
2.10. Data Sheet 27
pat dihindari. Untuk kasus ini, suatu teknik yang dikenal dengan nama
pencocokan gelembung membantu untuk menjaga agar logikanya berjalan
dengan benar. Idenya adalah rangkaian logika positif bernilai positif dan di-
pasangi gelembung (yang berarti inversi) untuk semua masukan dan kelu-
aran untuk dihubungkan dengan rangkaian logika negatif. Dengan demikian
sinyal yang keluar dari gelembung adalah komplemen dari sinyal yang mema-
sukinya.
Perhatikan rangkaian yang ditunjukkan oleh Gambar 2.20a, 2 rangkaian
logika positif digabungkan dengan gerbang AND dan dihubungkan ke sistem
logika positif. Sistem yang ekuivalen secara logis ditunjukkan pada Gam-
bar 2.20b. Dalam proses pencocokan gelembung, gelembung dipasang pada
setiap masukan atau keluaran dari rangkaian aktif rendah seperti Gambar
2.20c.
Untuk memudahkan analisis rangkaian, gelembung masukan aktif rendah
perlu dicocokkan dengan gelembung keluaran aktif rendah. Dalam Gambar
2.20c ada gelembung yang tidak cocok karena hanya ada 1 gelembung dalam
1 garis. Teorema DeMorgan digunakan untuk konversi dari gerbang OR
menjadi gerbang NAND dengan masukan yang dikomplemenkan. Gambar
2.20d menunjukkan gelembung yang sudah cocok.
Yohanes Suyanto
28 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
2.11.2 Multiplekser
Multiplekser atau MUX (mutiplexer ) adalah komponen yang mempunyai
banyak masukan dan 1 keluaran. Diagram blok dan table kebenaran dari
MUX 4-ke-1 ditunjukkan oleh Gambar 2.21. Keluaran F adalah sama dengan
masukan pada jalur yang dipilih oleh kendali masukan A dan B. Misalnya,
jika AB = 00, maka keluaran F adalah nilai pada masukan D0 (baik 0
maupun 1). Rangkaian yang sesuai untuk MUX ini terlihat pada Gambar
2.22
AB F
D0 00
D1 01 0 0 D0
Masukan F 0 1 D1
D0 10 1 0 D2
D1 11 1 1 D3
A B
Kendali masukan
F = A BD0 + A BD1 + A BD2 + ABD3
Gambar 2.21: Blok diagram dan tabel kebenaran untuk MUX 4-ke-1
Yohanes Suyanto
2.11. Komponen Digital 29
D0
D1
F
D2
D3
A B
Gambar 2.22: Implementasi MUX 4-ke-1 dengan AND-OR
A B C
Kendali masukan
Gambar 2.23: Implementasi MUX 8-ke-1 untuk fungsi mayoritas
Yohanes Suyanto
30 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
kita isi 1 pada jalur 01 pada MUX. Jika AB = 10 maka F = C, karena untuk
C = 0 maka F = 0 dan untuk C = 1 maka F = 1, sehingga kita isi C pada
jalur 10 pada MUX. Akhirnya untuk AB = 11, maka F = C, dan kita isi
jalur 11 pada MUX dengan C. Dengan cara ini, kita dapat mengimplemen-
tasikan fungsi 3 variabel dengan menggunakan MUX 2 variabel.
ABC F
0 00
000 0
0 1 01
001 0 F
C 10
010 1
1 C 11
011 1
100 0
C A B
101 1
110 1
111 0 C
2.11.3 Demultiplekser
Demultiplekser atau DEMUX (demultiplexer ) adalah kebalikan dari MUX.
Diagram blok untuk DMUX 1-ke-4 dengan kendali masukan A dan B serta
tabel kebenaran yang sesuai ditunjukkan oleh Gambar 2.25. DEMUX men-
girim data masukan D ke salah satu jalur keluaran Fi yang ditentukan oleh
kendali masukan. Rangkaian DEMUX 1-ke-4 ditunjukkan pada Gambar 2.26.
Aplikasi DEMUX digunakan untuk mengirim data dari satu sumber ke salah
satu dari sejumlah tujuan, seperti tombol pada elevator kepada wahana el-
evator terdekat. DEMUX tidak biasa digunakan pada implementasi fungsi
Boolean umumnya, walaupun cara ini juga bisa dilakukan.
2.11.4 Dekoder
Dekoder menerjemahkan secara logika kode menjadi artinya. Pada satu saat
tepat hanya satu keluaran yang bernilai 1, yang ditentukan oleh kendali in-
put. Diagram blok dan tabel kebenaran dari dekoder 2-ke-4 dengan kendali
masukan A dan B tercantum pada Gambar 2.27. Rangkaian dekoder yang
sesuai dengan itu terlihat pada Gambar 2.28. Dekoder dapat digunakan
untuk mengendalikan rangkaian lain, dan menonaktifkan rangkaian lain.
Karena alasan ini, kita tambahkan jalur Enable yang kan menghasilkan kelu-
Yohanes Suyanto
2.11. Komponen Digital 31
DAB F0 F1 F2 F3
00 D0 0 0 0 0 0 0 0
01 D1 0 0 1 0 0 0 0
D
10 D0 0 1 0 0 0 0 0
11 D1 0 1 1 0 0 0 0
1 0 0 1 0 0 0
A B 1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1
Gambar 2.25: Diagram blok dan tabel kebenaran untuk DEMUX 1-ke-4
F0
F1
D
F2
F3
A B
Gambar 2.26: Rangkaian DEMUX 1-ke-4
aran 0 semua jika Enable ini diisi 0, yang secara logika mirip dengan DEMUX
dengan masukan 1.
Yohanes Suyanto
32 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
Enable=1 Enable=0
AB D0 D1 D2 D3 AB D0 D1 D2 D3
00 D0
A 0 0 1 0 0 0 0 0 0 0 0 0
01 D1
B 0 1 0 1 0 0 0 1 0 0 0 0
Enable 10 D0
1 0 0 0 1 0 1 0 0 0 0 0
11 D1
1 1 0 0 0 1 1 1 0 0 0 0
D0 = A B D1 = AB D2 = AB D3 = AB
Gambar 2.27: Diagram blok dan tabel kebenaran dekoder 2-ke-4
D0
D1
A
D2
B
D3
Enable
Gambar 2.28: Rangkaian dekoder 2-ke-4
Yohanes Suyanto
2.11. Komponen Digital 33
000
001
010
A
011
B M
100
C
101
110
111
2.11.6 PLA
Larik logika dapat diprogram atau programmable logic array (PLA) adalah
komponen yang berisi matriks AND diikuti dengan matriks OR. PLA de-
ngan 3 masukan dan 2 keluaran ditunjukkan oleh Gambar 2.32. Tiga ma-
sukan A, B, dan C dan komplemennya tersedia sebagai masukan untuk 8
gerbang AND yang menghasilkan 8 suku perkalian. Keluaran dari gerbang
AND dihubungkan ke masukan semua gerbang OR yang menghasilkan kelu-
aran fungsi F0 dan F1 . Sekering yang dapat diprogram diletakkan pada
setiap persilangan pada matriks AND dan OR. PLA diprogram untuk fungsi
tertentu dengan memutus sekering pada matriks. Pada saat sekering dipu-
tus pada gerbang AND, maka masukan tersebut terhubung ke nilai logika
1. Demikian juga jika sekering diputus pada gerbang OR, maka masukan
terhubung ke logika 0.
Sebagai contoh bagaiamana penggunaan PLA, kita lihat implementasi
fungsi mayoritas dengan memakai PLA 3 2 (fungsi dengan 3 masukan
variabel 2 keluaran). Untuk keperluan penyederhanaan ilustrasi, bentuk
seperti Gambar 2.33 yang dipergunakan, bukan 2.32. Dengan catatan bahwa
jalura tunggal pada masukan gerbang AND mewakili 6 jalur masukan, dan
jalur tunggal pada setiap gerbang OR mewakili 8 jalur masukan. Tanda bu-
latan kecil pada persimpangan menunjukkan tempat koneksi dibuat. Dalam
Gambar 2.32 fungsi mayoritas hanya menggunakan setengah dari PLA, dan
sisanya dapat dipergunakan untuk fungsi lain.
PLA adalah komponen yang banyak gunanya sebagai rangkaian digital
umum. Keunggulan dari penggunaan PLA adalah karena hanya ada sedikit
masukan dan keluaran, dan ada banyak gerbang logika di antara masukan
dan keluaran. Proses minimisasi jumlah koneksi dalam rangkaian menjadi
penting untuk modularisasi sistem menjadi komponen. PLA sangat ideal un-
Yohanes Suyanto
34 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
A0 A1 A2 A3 F0 F1
0 0 0 0 0 0
A0 00 0 0 0 1 1 1
A1 01 F0 0 0 1 0 1 0
A2 10 F1 0 0 1 1 1 0
A3 11 0 1 0 0 0 1
0 1 0 1 0 1
F0 = A0 A1 A3 + A0 A1 A2 0 1 1 0 0 1
0 1 1 1 0 1
F1 = A0 A2 A3 + A0 A1
1 0 0 0 0 0
1 0 0 1 0 0
1 0 1 0 0 0
1 0 1 1 0 0
1 1 0 0 0 0
1 1 0 1 0 0
1 1 1 0 0 0
1 1 1 1 0 0
Gambar 2.30: Diagram blok dan tabel kebenaran enkoder prioritas 4-ke-2
tuk keperluan ini, dan banyak program otomatisasi desain PLA untuk fungsi-
fungsi tertentu. Untuk menjaga konsep modularitas sering PLA dinyatakan
sebagai kotak hitam seperti pada Gambar 2.34, dan diasumsikan bahwa isi
PLA dengan mudah dapat dibuat menggunakan program secara otomatis.
Yohanes Suyanto
2.11. Komponen Digital 35
A0
F0
A1
A2
F1
A3
pada proses sebelumnya dan juga menghasilkan jumlah dan sisa. Penjum-
lah setengah tidak digunakan pada kasus ini untuk meminimumkan macam
komponen. Dengan 4 penjumlah penuh yang dipasang berjenjang dapat
dihasilkan penjumlah biner 4 bit, seperti nampak pada Gambar 2.36. Pen-
jumlah paling tetap menggunakan penjumlah penuh dengan menghubungkan
masukan c0 dengan 0.
Perlu diperhatikan bahwa nilai jumlah belum dapat dihitung sampai sisa
dari penjumlah penuh sebelumnya dihitung. Rangkaian disebut penjum-
lah ripple carry karena nilai yang benar seperti bergeser dari kanan ke kiri.
Walaupun gambar yang diperlihatkan nampak seperti paralel, namun sebe-
narnya penjumlahan bit dilakukan secara serial dari kanan ke kiri. Hal inilah
yang merupakan kelemahan dari rangkaian ini. Pendekatan desain penjum-
lah penuh menggunakan PLA, nampak pada Gambar 2.37
Pendekatan desan dengan cara PLA adalah hal yang umum, dan alat
bantu desain menggunakan komputer untuk VLSI biasanya lebih suka meng-
gunakan PLA daripada MUX atau yang lain karena PLA berbentuk keser-
agamannya.
Yohanes Suyanto
36 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
A B C
F0 F1
Gambar 2.32: PLA 3 masukan 2 keluaran
Yohanes Suyanto
2.11. Komponen Digital 37
A B C
ABC
ABC
ABC
ABC
F0 F1
Gambar 2.33: Penyederhanaan PLA
A F0
B PLA F1
C
Yohanes Suyanto
38 2. RANGKAIAN LOGIKA DIGITAL KOMBINASIONAL
b3 a3 c3 b2 a2 c2 b1 a1 c1 b0 a0 c0
c4
s3 s2 s1 s0
Gambar 2.36: Implementasi penjumlah 4 bit menggunakan penjumlah penuh
berjenjang
A B Cin
Sum Cout
Gambar 2.37: Penjumlah penuh menggunakan PLA
Yohanes Suyanto