UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS Ciclo Acadmico 2013 - I

FACULTAD DE INGENIERA ELCTRONICA Y ELECTRICA Fecha: 16-07-2013

ESCUELAS ACADEMICO PROFESIONALES Duracin: 2 Horas

CURSO: ________DISEO DIGITAL__________________________________ COD. CURSO:

TIPO DE PRUEBA: PRACTICA No. Ex. PARCIAL EX. FINAL X EX. SUST.

1. PREGUNTA 1: Implemente una ruta de datos con la siguiente caracterstica:

Un banco de 4 registros R0, R1, R2 y R3 de 8 bits.
Un ALU que es capaz de realizar las siguientes operaciones:
o FA+B
o FAB
o FB
o FA
o F A AND B
o F A XOR B
Tiene la capacidad de acceder de forma indirecta y directa a una memoria de
datos.
Las operaciones pueden ser:
o Reg Reg vs Inmediato
o Reg Reg vs Memoria.
o Memoria Reg vs Memoria

Se le pide:
a. Dibujar la ruta de datos (2 puntos)
b. Encontrar la palabra de comando utilizada de forma optimizada(2 puntos)
c. Encontrar todas las instrucciones posibles (2 puntos)
d. Escribir las instrucciones para realizar la siguiente operacin (3 puntos):
i. VAR1 = [(VAR2 + 15) (VAR3 + 17)]*2

Donde: VAR1, VAR2 y VAR3 corresponden a la direcciones 20H,

21H Y 22H respectivamente.
e. Implemente el cdigo VHDL del banco de registros (2 punto).
f. Asumiendo que existe los componentes: ALU, SRAM, MUX2A1 escribir el
cdigo VHDL de toda la ruta de datos (4 puntos).
g. Implementar la RAM utilizando la librera de mdulos parametrizados LPM (2
ptos).
component LPM_RAM_DQ
generic (LPM_WIDTH: positive;
LPM_TYPE: string := L_RAM_DQ;
LPM_WIDTHAD: positive;
LPM_NUMWORDS: string := UNUSED;
LPM_FILE: string := UNUSED;
LPM_INDATA: string := "REGISTERED";
LPM_ADDRESS_CONTROL: string := "REGISTERED";
LPM_OUTDATA: string := "REGISTERED";
LPM_HINT : string := UNUSED);
port ( DATA: in STD_LOGIC_VECTOR(LPM_WIDTH-1 downto 0);
ADDRESS: in STD_LOGIC_VECTOR(LPM_WIDTHAD-1 downto 0);
WE: in STD_LOGIC := '1';
INCLOCK: in STD_LOGIC := '0';
OUTCLOCK: in STD_LOGIC := '0';
Q: out STD_LOGIC_VECTOR(LPM_WIDTH-1 downto 0));
end component;
2. PREGUNTA 2: Implementar utilizando el estilo estructural (3 puntos):

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