Lab #4 CIRCUITOS ARITMETICOS SISTEMAS DIGITALES I (ETN 601)

E) EL ACUMULADOR

El circuito que se muestra en la figura puede sumar, restar y acumular nmeros

de n-bits usando el convenio del complemento a 2. Las dos entradas principales
son los nmeros A=an-1 . . . a0 y B=bn-1 . . . b0 y la salida principal es Z=zn-1 . . . z0 .
Otra entrada es la seal de control AddSub, si esta seal se encuentra en 0
se ejecuta la suma Z=A+B y cuando esta en 1 se ejecuta la resta Z=A-B. Una
segunda entrada de control, Sel, es usada para seleccionar la operacin en el
modo acumulador, si Sel=0 se ejecuta la operacin Z=A + B, pero si Sel=1,
entonces B se suma o resta al valor actual de Z. Si en las operaciones de suma
o resta resulta un desborde aritmtico, una seal de salida, Overflow, se activa.

Para hacer ms fcil el tratamiento con seales de entrada asncrona, se

deber realizar una carga en los flipflops en el borde negativo de reloj. As,
las entradas A y B debern ser cargados en los registros Areg y Breg,
mientras Sel y AddSub debern ser cargados en los flipflopSlR y AddSubR
respectivamente. El circuito del sumador/restador coloca el resultado en
el registro Zreg.

Realice la implementacin y el programa en VHDL para el circuito

propuesto considerando que se requiere una implementacin para 4 bits.

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Sol.

Para la variable de AddSub:

VAR_ADDSUB SALIDA
0 A+B
1 A-B

Para la variable SEL:

VAR_SEL SALIDA
0 A
1 Z

SIMULACION EN QUARTUS

PARA EL SUMADOR DE 1 BIT:

Diagrama de tiempos:

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PARA EL SUMADOR COMPLETO DE 4 BITS:

Diagrama de tiempos:

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PARA EL FLIP-FLOP:

Diagrama de tiempos:

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PARA EL REGISTRO DE 4 BITS:

Diagrama de tiempos:

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PARA MUX 2 A 1:

Diagrama de tiempos:

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PARA EL MUX:

Diagrama de tiempos:

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PARA EL SISTEMA:

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Diagrama de tiempos:

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SIMULACION EN XILINX

SOLO SE REALIZARA EL VECTOR DE PRUEBA PUESTO QUE EL CODIGO VHDL ES EL MISMO DE

QUARTUS II:

VECTOR DE PRUEBA PARA EL SUMADOR DE 1 BIT:

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VECTOR DE PRUEBA PARA EL SUMADOR DE 4 BITS:

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VECTOR DE PRUEBA PARA EL FLIP-FLOP:

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VECTOR DE PRUEBA PARA EL REGISTRO DE 4 BITS:

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VECTOR DE PRUEBA PARA MUX 2 A 1:

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VECTOR DE PRUEBA PARA EL MUX:

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VECTOR DE PRUEBA PARA EL SISTEMA:

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SIMULACION EN WINCUPL

PARA EL SUMADOR-RESTADOR:

DIAGRAMA DE TIEMPOS:

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PARA EL REGISTRO DE ENTRADA:

DIAGRAMA DE TIEMPOS:

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PARA EL MUX:

PARA EL DIAGRAMA DE TIEMPOS:

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PARA EL REGISTRO DE SALIDA:

DIAGRAMA DE TIEMPOS:

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SIMULACION EN PROTEUS CON GAL:

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