LAPORAN PRAKTIKUM TEKNIK DIGITAL

“FLIP - FLOP”

DISUSUN OLEH :
NAMA : ADITIA NUSWANTARA
KELAS : E.1.2
NIM : 08520241024

PROGRAM STUDI PENDIDIKAN TEKNIK INFORMATIKA

JURUSAN PENDIDIKAN TEKNIK ELEKTRONIKA
FAKULTAS TEKNIK
UNIVERSITAS NEGERI YOGYAKARTA
A. TUJUAN PRAKTIKUM
Praktikum yang dilaksanakan bertujuan untuk :
A.1. Membuat rangkaian flip-flop menggunakan program Electronics
Workbench

A.2. Menyelidiki bentuk gelombang yang dihasilkan tiap tipe Flip-flop yang
dibuat

B. DASAR TEORI
Rangkaian Flip-flop adalah suatu rangkaian yang output-nya dapat
memiliki dua kondisi stabil berlainan pada saat yang sama. Biasanya komponen
ini dipergunakan sebagai elemen memori. Selain itu rangkaian Flip-flop dapat
juga dipergunakan sebagai penjumlah dan penggeser digit.
Ada empat macam rangakaian dasar flip-flop yakni :
1. Flip-flop RS
2. T Flip-flop
3. D Flip-flop
4. JK Flip-flop
Keempat macam dari flip-flop ini disusun dari gerbang logika NAND atau NOR.
C. ALAT DAN BAHAN
Dalam melaksanakan praktikum, berikut alat atau instrument yang digunakan:
C.1. RS Flip-flop

C.2. T Flip-flop,

C.3. D Flip-flop

C.4. JK Flip-flop

C.5. Gerbang logika AND

C.6. Gerbang logika NAND

C.7. Gerbang logika NOR

C.8. Logic Analyzer

C.9. Word generator

D. LANGKAH KERJA
D.1.Mempersiapkan alat yang diperlukan

D.2.Menyusun rangkaian D Flip-flop dengan SR tanpa Clock

D.3.Menyusun rangkaian D Flip-flop dengan JK dan Clock

D.4.Menyusun JK Flip-flop active high

D.5.Menyusun JK Flip-flop active low dengan VCC

D.6.Menyusun KJ Flip-flop dengan AND dan NOR

D.7.Menyusun Master Slave Flip-flop

D.8.Menyusun SR Flip-flop dengan tambahan AND dan JK

D.9.Menyusun T Flip-flop

E. HASIL LAPORAN

E.1. D Flip-flop dengan SR tanpa Clock

Hasil tampilan Logic Analyzer :

E.2. D Flip-flop dengan JK dan Clock

Hasil tampilan Logic Analyzer :

E.3. JK Flip-flop active high

Hasil tampilan Logic Analyzer :

E.4. JK Flip-flop active low dengan VCC

Hasil tampilan Logic Analyzer :

E.5. KJ Flip-flop dengan AND dan NOR

Hasil tampilan pada Logic Analyzer :

E.6. Master Slave Flip-flop

Hasil tampilan Logic Analyzer :

E.7. SR Flip-flop dengan tambahan AND dan JK

Hasil tampilan Logic Analyzer :

E.8. T Flip-flop

Hasil tampilan Logic Analyzer :

F. KESIMPULAN

Berdasarkan hasil percobaan telah dilaksanakan dapat diambil kesimpulan

bahwa setiap tipe Flip-flop akan menghasilkan nilai output yang berbeda-beda.
Pada SR Flip – flop terdapat daerah terlarang. Kelemahan SR Flip-flop
tersebut tidak terjadi pada JK Flip – flop. Namun JK Flip – flop jika clock dibuka
dalam waktu yang cukup lama maka akan terjadi race around condition.
Kelemahan ini tidak terjadi pada Master Slave Flip – Flop. Pada prinsipnya,
Master Slave Flip-flop hampir sama dengan JK Flip-flop tapi tanpa terjadi race
around condition.