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EJERCICIOS CAPITULO 2

UNIDADES BASICAS DE DISEO


2.1- Describa los cinco de tipo de unidades de diseo en VHDL

La declaracion de la entidad (entity declaration), arquitectura


(architecture), configuracion (configuration), declaracion del paquete
(package declaration) y cuerpo del paquete (package body)

2.2- Determine cuales son las unidades de diseo necesarias para


realizar un programa en VHDL

La entidad y la arquitectura son indispensables en la estruturacion


de un programa

2.3- Mencione las unidades de diseo primarias y secundarias

Las declaraciones de entidad, paquete y configuracion se


consideran primarias minetras que la arquitectura y el cuerpo del
paquete se consideran secundarias

DECLARACION DE ENTIDADES
2.4- Describa el significado de una entidad y cual es su palabra
reservada

Una entidad es el bloque elemental del diseo en VHDL, las


enitdades son todos los elementos electronicos(sumadores,
compuertas, flip flops, memorias, etc) que forman de manera
indivual o en conjunto un sistema digital

Su palabra reservada es entity


2.5- En la siguiente declaracion de entidad indique:

a) El nombre de la
entidad seleccion
b) Los puertos de entrada
x con un vector de 0 a 3
c) Los puerto de salida
Es f
d) El tipo de dato
Std_logic (estandar logico)
2.6- Seale cual de los siguientes indicadores son correctos o
incorrectos, colocando en la lines de respuesta la letra C o I
respectivamente

1logico I desp_laza C
con_control C N_ivel I

pagina C Architecture c
registro C S_uma# I
2suma I Res__ta I
2.7- Declare la entidad para la compuerta AND de ejercicio 2.7:

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity gate_and is port(

a,b: in STD_LOGIC;

c: out STD_LOGIC);

end gate_and;
2.8.- Declare la entidad para el siguiente circuito

library IEEE;

use IEEE.STD_LOGIC_1164.all;
entity DEMO_1 is port(

a,b: in STD_LOGIC;

demo: out STD_LOGIC);

end demo_1;
2.9- Declare la entidad para el circuito que se muestra en la figura.
Utilice vectores

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity promedio1 is port(

a,b: in STD_LOGIC_VECTOR(2 downto 0);

c: out STD_LOGIC_VECTOR(2 downto 0));

end promedio1;
2.10- Declare la entidad para el siguiente circuito que utiliza
vectores

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity circuito1 is port(

a,b: in STD_LOGIC_VECTOR(0 downto 3);

c: out STD_LOGIC_VECTOR(0 downto 3));

end circuito1;

2.11- Describa que es una librera en VHDL

es un lugar al que se tiene acceso para utilizar la unidades de diseo


predeterminadas por el fabricante de la herramienta (paquete) y
su funcion es agilizar el diseo

2.12- Indique el significado de la siguiente expresion

use ieee.std_logic_1164.all;

ieee es la libreria, std_logic_1164 es el paquete y la palabra


reservada es all que indica que se pueden usar todos los
componentes almacenados en el paquete
2.13- Declare la entidad del cirucuito multiplexor de 4:1 utilizando
la librera use ieee.std_logic_1164.all;

library IEEE;

use IEEE.STD_LOGIC_1164.all;
entity mux41 is port(

E: in STD_LOGIC_VECTOR(0 downto 3);

S: in STD_LOGIC_VECTOR (0 downto 1);

F: out STD_LOGIC);

end circuito1;

2.14- Declare la entidad del multiplexor mostrado en la figura del


ejercicio 2.13, si cada entrada esta formada por un vector de 4
bits
library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity mux41 is port(


E(0): in STD_LOGIC_VECTOR(0 downto 3);

E(1): in STD_LOGIC_VECTOR(0 downto 3);

E(2): in STD_LOGIC_VECTOR(0 downto 3);

E(3): in STD_LOGIC_VECTOR(0 downto 3);

S(0): in STD_LOGIC_VECTOR (0 downto 3);

S(1): in STD_LOGIC_VECTOR (0 downto 3);

F: out STD_LOGIC);

end circuito1;

2.15- Declare la entidad del circuito mostrado en el ejercicio 2.2


utilizando vectores y el paquete std_logic_1164.

library ieee;
use std_logic_1164.all;
entity multiplicador is
port (x0,x1,y0,y1: in std_logic_vector (3 downto
0); z0,z1,z2,z3: out std_logic_vector (3downto
0)); End multiplicador