Informe de Interconexion Interna - Buses

2016
UNIVERSIDAD NACIONAL DE
TRUJILLO
FACULTAD DE INGENIERIA
ESCUELA PROFESIONAL DE INGENIERIA DE SISTEMAS
ARQUITECTURA DE COMPUTADORAS
SISTEMA DE INTERCONEXIN
INTERNA - BUSES
DOCENTE:
CESAR ARELLANO SALAZAR
ALUMNOS:
- FLORES CANCINO, TATIANA

- LEN COSANATN, FRANK
- VERA VASQUEZ, OMAR
2016
INDICE
INTRODUCCION....3
SISTEMA DE INTERCONEXIN INTERNA (BUSES)
INTRODUCCIN A LOS BUSES.....5
CONCEPTOS..7
FUNCIONAMIENTO..7
ESTRUCTURA DE UN BUS8
LA LNEA DE DATOS9
LAS LNEAS DE DIRECCIN.........9
LAS LNEAS DE CONTROL.....9
ELEMENTOS DE DISEO DE UN BUS
TIPO DE BUSES....13
METODO DE ARBITRAJE.......13
TEMPORIZACION..16
ANCHURA DEL BUS.....18
TIPO DE TRANSFERENCIA DE DATOS...18
CARACTERSTICAS Y TIPOS DE BUSES
PARALELISMO DEL BUS..21
FUNCIN..21
CICLO DE FUNCIONAMIENTO22
TIPOS DE BUSES...23
OTROS TIPOS DE BUSES...............................................................................24
TABLA COMPARATIVA DE BUSES29
VENTAJAS DE UN BUS.30
DESVENTAJAS DE UN BUS....30
JERARQUIA DE BUSES
POR QU ES NECESARIA LA JERARQUA DE BUSES?.........................34
VENTAJAS DE LAS JERARQUAS DE BUSES...34
CONCLUSION..37
BIBLIOGRAFIA....38
LINKOGRAFIA.38
SISTEMAS DE INTERCONEXIN INTERNA 1

INTRODUCCIN
Las distintas unidades funcionales de un computador necesitan comunicarse.

Deben existir, por lo tanto, lneas para interconectar estos mdulos.
El bus es el elemento fundamental de interconexin en la arquitectura de von

Neumann y el encargado de comunicar estos mdulos. Es un canal de
comunicacin compartido que utiliza un conjunto de cables para conectar mltiples
subsistemas. Cada cable o lnea transmite un nico bit de informacin en un
determinado momento.
Los buses por tanto son el elemento permite transferir toda la informacin, desde
las operaciones ms sencillas de la UCP, as como toda transferencia de datos entre
los distintos dispositivos conectados al sistema central. Memoria, tarjetas grficas,
teclados, etc. En definitiva cualquier perifrico o dispositivo del ordenador se
comunica a travs de este elemento, esta es la razn por la que decidimos elegir
los buses del ordenador como tema de estudio. Existen dispositivos mucho ms
conocidos que los buses del sistema, pero incluso la tarjeta grfica ms potente del
mercado necesitar comunicar los datos con el sistema, y no slo eso, porqu
adems sern las caractersticas del bus las que marcarn el rendimiento de dicha
tarjeta.
Por todo ello realizaremos una explicacin general de la estructura de los buses.
As como indicaremos las especificaciones necesarias para que un bus este
normalizado, y una clasificacin jerrquica de los mismos. Tambin veremos una
visin en conjunto de las caractersticas que definen un bus y que permiten distinguir
fcilmente unos de otros (la anchura del bus o nmero de bits o lneas de
direcciones y datos, la temporizacin o mtodo de sincronizacin, etc.).

SISTEMA DE
INTERCONEXIN
INTERNA (BUSES)

1.1 INTRODUCCIN A LOS BUSES
A pesar de que el bus tiene una significacin muy elemental en la forma de

funcionamiento de un sistema de ordenador, el desarrollo del bus del PC representa
uno de los captulos ms oscuros en la historia del PC. Aunque lBM intent conseguir
un sistema abierto y de hacer pblica todo tipo de informacin, interrumpi la
documentacin de los pasos exactos de las seales del bus, seguramente bajo el
supuesto de que nadie necesitara esta informacin.
EI bus representa bsicamente una serie de cables mediante los cuales pueden
cargarse datos en la memoria y desde all transportarse a la CPU. Por as decirlo es
la autopista de los datos dentro del PC ya que comunica todos los componentes del
ordenador con el microprocesador. El bus se controla y maneja desde la CPU.
El objetivo de conectar una tarjeta a un bus de expansin es que sta funcione
como si estuviera directamente conectada al procesador. Con el fin de hacer factible
estas caractersticas el bus de expansin XT presentaba el mismo ancho de bus (8
bits) y operaba a la misma velocidad de reloj (4.77 MHz) que el propio procesador
8088. Con la evolucin de los procesadores tambin hubo una revolucin en los
buses que se haban quedado obsoletos. As cuando en 1984 IBM presenta el PC
AT (con el procesador Intel 80286) se rompi la aparentemente inquebrantable
relacin entre bus y microprocesador. Aunque en la prctica el reloj del procesador
de un AT funciona a la misma velocidad que su reloj de bus, IBM haba abierto la
puerta a la posibilidad de que este
ltimo fuese ms rpido que el
reloj del bus. As pues el bus que
incorpor el AT fue de un ancho
de banda de 16 bits funcionando a
8.33 Mhz. Este enfoque de diseo
no oficial se denomin
oficialmente ISA (Industry
Standard Arquitecture) en 1988.

Puesto que el bus ISA ofreca algunas limitaciones En IBM se desarroll otro
tipo de bus que funcionaba a 10 Mhz y que soportaba un ancho de banda de 32 bits.
Este bus se mont en la gama PS/2. El gran problema de este bus es que no era
compatible con los anteriores y necesitaba de tarjetas de expansin especialmente
diseadas para su estructura. Como el mercado necesitaba un bus compatible ISA
que fuese ms rpido, la mayora de fabricantes establecieron las especificaciones
del bus EISA (Extended ISA) que ensanchaba la ruta de datos hasta 32 bits, sin
embargo la necesidad de compatibilidad con ISA hizo que este nuevo bus tuviese
que cargar con la velocidad bsica de transferencia de ISA (8.33 Mhz). Pero la gran
revolucin estaba por llegar. Por un lado los procesadores Intel 80486 y por otro la
invasin en el mercado de los sistemas grficos como Windows hicieron necesario
la aparicin de un nuevo tipo de bus que estuviese a la altura de estos hitos. Al
manejarse grficos en color se producan grandes cuellos de botella al pasar del
procesador al bus ISA (el 80486 funcionaba a 33 Mhz y el bus ISA a 8.33 Mhz). La
solucin era enlazar el adaptador grfico y otros perifricos seleccionados
directamente al microprocesador.
Es aqu donde surgen los buses locales. Fue VESA ( un organismo de
estandarizacin de dispositivos de vdeo) quin present el primer tipo de bus local.
Se le llamo VESA LOCAL BUS (VLB). Este tipo de bus revolucion el mercado ya
que permita una velocidad de 33 Mhz pudindose alcanzar una mxima de 50 Mhz
y su ancho de banda era de 32 bits (aunque en su especificacin 2.0 se alcanzan los
64 bits).
En el ao 1992 Intel present un nuevo bus local llamado PCI, que aunque no
mejor el rendimiento del VLB, super las carencias que presentaba este bus que
estaba orientado al diseo de los procesadores 80486. As pues el PCI se desarroll
como un bus de futuro. La velocidad de este bus era inicialmente de 20 Mhz y
funcionaba a 32 bits, aunque en la actualidad su velocidad de transferencia alcanza
los 33 Mhz y su ancho de banda llega hasta los 64 bits. Otra caracterstica de este
tipo de bus es la posibilidad de que se le conecten tarjetas que funcionen a distintos
voltajes.

1.2 CONCEPTOS
Un bus es un camino de comunicacin

entre dos o ms dispositivos. Una
caracterstica clave de un bus es que
se trata de un medio de transmisin
compartido.
Al bus se conectan varios dispositivos,
y cualquier seal transmitida por uno
de esos dispositivos est disponible para que los otros dispositivos
conectados al bus puedan acceder a ella. Si dos dispositivos transmiten
durante el mismo periodo de tiempo, sus seales pueden solaparse y
distorsionarse. Consiguientemente, solo un dispositivo puede transmitir con
xito en un momento dado. Un bus es en esencia una ruta compartida que
conecta diferentes partes del sistema como el procesador, la controladora de
unidad de disco, la memoria y los puertos de entrada, salida, permitindoles
transmitir informacin.
1.3 FUNCIONAMIENTO
La funcin del Bus es la de permitir la conexin lgica entre distintos

subsistemas de un sistema digital, enviando datos entre dispositivos de
distintos rdenes: desde dentro de los mismos circuitos integrados, hasta
equipos digitales completos que forman parte de supercomputadoras.
La mayora de los buses estn basados en conductores metlicos por los
cuales se trasmiten seales elctricas que son enviadas y recibidas con la
ayuda de integrados que poseen una interfaz del bus dado y se encargan de
manejar las seales y entregarlas como datos tiles. Las seales digitales
que se trasmiten son de datos, de direcciones o seales de control.

Los buses definen su capacidad de acuerdo a la frecuencia mxima de envo

y al ancho de los datos. Por lo general estos valores son inversamente
proporcionales: si se tiene una alta frecuencia, el ancho de datos debe ser
pequeo. Esto se debe a que la interferencia entre las seales (crosstalk) y
la dificultad de Sesgo de reloj, crecen con la frecuencia, de manera que un
bus con pocas seales es menos susceptible a esos problemas y puede
funcionar a alta velocidad.
Todos los buses de computador tienen funciones especiales como las
Interrupciones y el acceso directo a la memoria, que permiten que un
dispositivo perifrico acceda a una CPU o a la memoria usando el mnimo de
recursos.
1.4 ESTRUCTURA DE UN BUS
o El bus de sistema est constituido usualmente, entre 50 y 100 lneas. A cada

lnea se le asigna un significado o una funcin particular.
o Por cada lnea se pueden trasmitir seales que representan unos y ceros, en
secuencia, de a una seal por unidad de tiempo. Si se desea por ejemplo
transmitir 1 byte, se debern mandar 8 seales, una detrs de otra, en
consecuencia se tardara 8 unidades de tiempo. Para poder transmitir 1 byte
en 1 sola unidad de tiempo tendramos que usar 8 lneas al mismo tiempo.
o La cantidad de lneas del bus a medida que pasa el tiempo se va
incrementando como uno de los mtodos para incrementar la velocidad de
transferencia de seales en el computador, y as incrementar el desempeo.
Cada lnea tiene un uso especfico, y hay una gran diversidad de
implementaciones, pero en general podemos distinguir 3 grandes grupos de
buses:
Lneas de datos
Lneas de direcciones
Lneas de control.

o Adems pueden existir lneas de alimentacin para suministrar energa a los

mdulos conectados al bus.
1.4.1 LA LNEA DE DATOS
Por estas lneas se transfieren los datos, pueden ser de 8, 16, 32 o

ms lneas, lo cual nos indica cuantos datos podemos transferir al
mismo tiempo, y es muy influyente en el rendimiento del sistema.
Por ejemplo si el bus es de 8 lneas y las instrucciones son de 16 bits,
el sistema va a tener que acceder 2 veces a memoria para poder leer
la instruccin, el doble de tiempo en leer instrucciones comparando
con un bus de datos de 16 lneas.
1.4.2 LAS LNEAS DE DIRECCIN
Por estas lneas se enva la direccin a la cual se requiere hacer

referencia para una lectura o escritura, si el bus es de 8 lneas por
ejemplo, las combinaciones posibles para identificar una direccin iran
del 00000000 al 11111111, son 256 combinaciones posibles, en
consecuencia el ancho del bus de datos nos indica la cantidad de
direcciones de memoria a la que podemos hacer referencia.
Dentro de las direcciones posibles, en general el sistema no usa todas
para hacer referencia a la memoria principal, una parte las usa para
hacer referencia a los puertos de E/S.
1.4.3 LAS LNEAS DE CONTROL
Estas lneas son utilizadas para controlar el uso del bus de control y del
bus de datos. Se transmiten rdenes y seales de temporizacin.
Las rdenes son muy diversas, las ms comunes son:

Escritura en memoria: hace que el dato presente en el bus se

escriba en la posicin direccionada
Lectura de memoria: hace que el dato de la posicin
direccionada se site en el bus
Escritura de E/S: hace que el dato presente en el bus se transfiera
a travs del puerto de E/S direccionado
Lectura de E/S: hace que el dato presente en el puerto de E/S
direccionado se site en el bus
Transferencia reconocida: indica a un dispositivo que el dato que
envi ha sido aceptado o que el dato que desea est disponible en el
bus
Peticin de bus: indica que un dispositivo necesita disponer del
control del bus
Sesin de bus: indica que se cede el control del bus a un dispositivo
que lo haba solicitado
Peticin de interrupcin: indica que hay una interrupcin pendiente
Interrupcin reconocida: seala que la interrupcin pendiente ha
sido aceptada
Reloj: se utiliza para sincronizar operaciones
Reinicio: devuelve los dispositivos conectados a su estado inicial
Las seales de temporizacin indican la validez de los datos que estn

en el bus en un momento dado.
En la siguiente figura mostramos el Esquema de Interconexin de los
buses en el sistema.

o Todo elemento que est conectado al bus tiene que saber reconocer si la
direccin que est en el bus de datos le corresponde, tiene que reconocer
algunas rdenes transmitidas por el bus de control, y puede emitir algn tipo de
seal por el bus de control (seal de interrupcin, seal de reconocimiento de
alguna peticin, etc.).
o En general, cuanto ms dispositivos conectamos al bus, disminuye el rendimiento
del sistema; las causantes de esto son varias, pero las ms importantes son el
tiempo de sincronizacin que se necesita para coordinar el uso del bus entre
todos los dispositivos, y que el bus tiene una capacidad mxima, la cual puede
llegar a convertirse en un cuello de botella del sistema. Una de las formas de
tratar este problema es implementando jerarqua de buses.

ELEMENTOS DE
DISEO DE UN BUS

Existe una gran variedad de diseos de buses pero, en general, hay unos pocos
elementos comunes de diseo que permiten clasificarlos y distinguirlos unos de
otros.
2.1 TIPO DE BUSES
Las lneas del bus se pueden dividir en dos tipos genricos:

Dedicado
Multiplexado
A. Dedicadas:
o Estn permanentemente asignadas a una funcin o a un conjunto de
componentes del computador.
o Un ejemplo tpico de dedicacin funcional es el uso de lneas
separadas para direcciones y datos.
B. Multiplexadas:
o Pueden utilizarse para propsitos diferentes
o Direcciones y datos podran transmitirse por la misma lnea si se
utilizara una seal de control Direccin Vlida
o Se pone la direccin en el bus y se activa la lnea de control, dando un
tiempo para que los distintos controladores lean el bus y comprueben
si estn siendo direccionados
o Despus de un periodo de tiempo se quita la direccin del bus y se
utilizan las mimas lneas para realizar la transferencia
2.2 METODO DE ARBITRAJE
- En todos los sistemas, exceptuando los ms simples, puede necesitar el

control del bus ms de un mdulo. Por ejemplo, un mdulo de E/S puede
necesitar leer o escribir directamente en memoria, sin enviar el dato al
procesador. Puesto que en un instante dado, solo una unidad puede
transmitir a travs del bus, se requiere algn mtodo de arbitraje.
Centralizado
Distribuido

- El objetivo de ambos mtodos de arbitraje es designar un dispositivo como

maestro del bus, el cual iniciar una transferencia hacia otro dispositivo
(esclavo). Tambin garantiza el acceso al bus sin conflictos cuando existen
varios dispositivos que pueden actuar como master.
A. Centralizado:
o En un esquema centralizado hay un nico dispositivo fsico llamado
controlador de bus o rbitro
El rbitro es el responsable de asignar tiempos en el bus.
Puede ser un mdulo separado o parte del propio procesador.
Protocolo en estrella (centralizado)

Cada master se conecta al rbitro mediante dos lneas individuales:
BUS REQUEST (REQ): Lnea de peticin del bus.

BUS GRANT (GNT): Lnea de concesin del bus.
Protocolo dasisy chain de 2 hilos (centralizado)
Tenemos dos lneas de arbitraje comunes:

El master que requiere el control del bus activa REQ. El resto de

masters propagan esta seal hasta el rbitro.
Protocolo de 3 hilos (centralizado)
Tenemos tres lneas de arbitraje:

BUS BUSY (BSY): Lnea de bus ocupado.
La lnea BSY se activa siempre que un master tiene el control del bus.
Un master solicita el control del bus activando REQ.

Protocola de 4 hilos (centralizado)
Tenemos cuatro lneas de arbitraje:

BUS BUSY (BSY): Lnea de bus ocupado.
BUS ACKNOWLEDGE (ACK): Lnea de confirmacin.
El funcionamiento de este protocolo es como el de tres hilos. La diferencia

est en que se puede solapar la transferencia del ciclo actual con el
arbitraje del ciclo siguiente.
B. Distribuidos: cuando el control de acceso al bus se lleva a cabo entre todos

los posibles masters de manera cooperativa.
Protocolo de cdigos de identificacin (distribuido)
Cada master tiene un cdigo de identificacin de n bits (nmero

mximo de posibles masters 2n) que vuelca en las lneas si quiere
tomar el control del bus.
Cada lnea de identificacin tiene asignada una prioridad, de
manera que si varios masters activan sus lneas simultneamente,
gana el de mayor prioridad.
Un master que quiera tomar el control del bus deber activar su
lnea y comprobar el estado de las dems.
Protocolo de cdigos de identificacin (distribuido)
Cada master tiene un cdigo de identificacin de n bits (nmero

mximo de posibles masters 2n) que vuelca en las lneas si quiere
tomar el control del bus.
Un master que quiera tomar el control del bus deber escribir su
cdigo en la n lneas de arbitraje y comprobar el estado de las dems.

Si compiten varios masters por el bus, gana el de mayor cdigo de

identificacin.
2.3 TEMPORIZACION
El trmino temporizacin hace referencia a la forma en la que se coordinan los

eventos en el bus. Tenemos dos tipos:
Sncrono
Asncrono
A. Sncrono:
Con temporizacin sncrona, la presencia de un evento en el bus est

determinada por una seal de reloj.
I. El reloj es una lnea del bus a travs de la que se transmite una

secuencia de 1s y 0s a intervalos regulares de igual duracin
II. El ciclo de reloj o de bus es el intervalo mnimo en el que la seal
toma los dos valores posibles y define la unidad de medida del
tiempo dentro del bus (time slot)
III. Todos los eventos empiezan al principio del ciclo de bus

B. Asncrono:
Con temporizacin asncrona, la presencia de un evento en el bus es

consecuencia y depende de que se produzca un evento previo.
___________________________________________________
C. Clasificacin de tcnicas de arbitraje:
Arbitraje en serie (DAISY CHAIN ARBITRATION).
La lnea de concesin de bus (grant) recorre los dispositivos desde el

ms hasta el menos prioritario. Las prioridades se determinan as en
funcin de la posicin del dispositivo en el bus.
Arbitraje paralelo centralizado:
Se utilizan mltiples lneas de peticin, por las que los diferentes

dispositivos piden acceso al bus de forma independiente. Un rbitro

centralizado selecciona uno de entre los dispositivos que han solicitado

el bus y le notifica que ahora es el maestro del bus.
Arbitraje distribuido por autoseleccin.
Se emplean tambin mltiples lneas de peticin de bus, pero ahora

cada dispositivo determina de forma independiente si l es el solicitante
de mayor prioridad sin necesidad de un rbitro.
Arbitraje distribuido por deteccin de colisin.
Cada dispositivo solicita de forma independiente el bus. En caso de

mltiples peticiones simultneas de bus se produce una colisin. Una
vez detectada la colisin se aplica un esquema que determine el
dispositivo que ser maestro de bus entre las partes en colisin.
2.4 ANCHURA DEL BUS
o La anchura de un bus es el nmero de lneas distintas que lo componen

La anchura del bus afecta tanto a la capacidad como al rendimiento del
sistema.
Direccin
Datos
o Cuanto ms ancho es el bus de datos, mayor es el nmero de bits que se
transmiten a la vez y, por tanto, mayor es el rendimiento del sistema.
o Cuanto ms ancho es el bus de direcciones, mayor es el rango de
posiciones a las que se puede hacer referencia y, por tanto, mayor es la
capacidad mxima del sistema
2.5 TIPO DE TRANSFERENCIA DE DATOS
El tipo de transferencia es otra de las caractersticas de un bus que pueden

hacerle aumentar su rendimiento o aportar al sistema funciones especiales:

- Lectura: Indica una lectura por parte del maestro de un dato que est en
el esclavo. Implica una transferencia de datos desde el esclavo al
maestro. Una lectura simple trasladara un dato del tamao del bus de
datos.
- Escritura: Indica una escritura de un dato por parte del maestro en algn
registro (o posicin de memoria) del esclavo.
- Ciclo Lectura-Modificacin-Escritura: Indica un acceso combinado de
lectura y escritura sin soltar el uso del bus mientras se est modificando
el dato. El dato generalmente se escribe en la misma posicin en que se
lee. Este acceso asegura al dispositivo que lo consigue su derecho
exclusivo sobre el dato ledo.
- Accesos mltiples: Consiste en un acceso de lectura o escritura en el
que estn implicados sucesivos datos. El acceso solo requiere
especificar una nica vez la direccin y el trasiego de sucesivos datos.

CARACTERSTICAS Y
TIPOS DE BUSES

Un bus se caracteriza por la cantidad de informacin que se transmite en

forma simultnea. Este volumen se expresa en bits y corresponde al nmero de
lneas fsicas mediante las cuales se enva la informacin en forma simultnea. Un
cable plano de 32 hilos permite la transmisin de 32 bits en paralelo. El trmino
"ancho" se utiliza para designar el nmero de bits que un bus puede transmitir
simultneamente.
Por otra parte, la velocidad del bus se define a travs de su frecuencia (que
se expresa en Hercios o Hertz), es decir el nmero de paquetes de datos que
pueden ser enviados o recibidos por segundo. Cada vez que se envan o reciben
estos datos podemos hablar de ciclo.
3.1 PARALELISMO DEL BUS
Normalmente, el bus paralelo tiene un ancho de palabra que coincide con

el ancho de la informacin a transmitir.
A. El bus multiparalelo
Consiste en utilizar los mismos tilos para enviar, en momentos
distintos, informaciones distintas.
B. El bus serie
Est formado nicamente por un par de hilos, por los que circula la
informacin bit a bit.
3.2 FUNCIN
a. Los buses especfico, dedicados cada uno a una funcin permiten un

diseo sencillo, y que la capacidad de transferencia total sea mayor.
b. Los buses de carcter general reducen el nmero de hilos que llegan

a la CPU, por lo que es especialmente til para microprocesadores.

3.3 CICLO DE FUNCIONAMIENTO
o Bus de ciclo completo
En un bus de estas caractersticas todas las fases a realizar se efectan

una detrs de otra, sin ningn espacio entre ellas.
o Bus de ciclo partido o de paquetes
El tiempo de ciclo partido se divide en una serie de ranuras, cada una de

las cuales permite enviar un mensaje. Estas ranuras pueden tener
duracin fija y predefinida, y en caso de utilizarse una seal de reloj, es
sncrona.
Un bus se caracteriza por la cantidad de informacin que se transmite en

forma simultnea. Este volumen se expresa en bits y corresponde al nmero de
lneas fsicas mediante las cuales se enva la informacin en forma simultnea. Un
cable plano de 32 hilos permite la transmisin de 32 bits en paralelo. El trmino
"ancho" se utiliza para designar el nmero de bits que un bus puede transmitir
simultneamente.
Un equipo con un bus de 8 bits de datos, por ejemplo, transmite 8 bits de

datos cada vez, mientras que uno con un BUS de 16 bits de datos transmite 16 bits
de datos simultneamente. Como el BUS es parte integral de la transmisin interna
de datos y como los usuarios suelen tener que aadir componentes adicionales al
sistema, la mayora de los buses de los equipos
informticos pueden ampliarse mediante uno o ms
zcalos de expansin (conectores para placas de
circuito aadidas). Al agregarse estas placas permiten
la conexin elctrica con el BUS y se convierten en
parte efectiva del sistema.
El nmero de bits que pueden transferir a la vez; una computadora con un BUS
de datos [data BUS] de 16 bits puede transferir 16 bits a la vez.

Por otra parte, la velocidad del bus se define a travs de su frecuencia (que se
expresa en Hercios o Hertz), es decir el nmero de paquetes de datos que pueden
ser enviados o recibidos por segundo. Cada vez que se envan o reciben estos
datos podemos hablar de ciclo. De esta manera, es posible hallar la velocidad de
transferencia mxima del bus (la cantidad de datos que puede transportar por
unidad de tiempo) al multiplicar su ancho por la frecuencia.
En las computadoras personales, algunos buses estn disponibles, tales como:
SA
EISA
BUS DE VL
PCI
PC
3.4 TIPOS DE BUSES
Existen dos tipos primordiales de buses por el mtodo de envo de la informacin:

bus paralelo o serial. Hay diferencias en el desempeo y hasta hace unos aos se
consideraba que el uso apropiado dependa de la longitud fsica de la conexin:
para cortas distancias el bus paralelo, para largas el serial.
A. BUS PARALELO:
o Es un bus en el cual los datos son enviados por bytes al mismo tiempo, con
la ayuda de varias lneas que tienen funciones fijas.
o La cantidad de datos enviada es bastante grande con una frecuencia
moderada y es igual al ancho de los datos por la frecuencia de
funcionamiento. En los computadores ha sido usado de manera intensiva,
desde el bus del procesador, los buses de discos duros, tarjetas de
expansin y de vdeo hasta las impresoras.

o El Front Side Bus de los procesadores Intel es un bus de este tipo y como
cualquier bus presenta unas funciones en lneas dedicadas:
o Las Lneas de Direccin son las encargadas de indicar la posicin de

memoria o el dispositivo con el que se desea establecer comunicacin.
o Las Lneas de Control son las encargadas de enviar seales de
arbitraje entre los dispositivos. Entre las ms importantes estn las
lneas de interrupcin, DMA y los indicadores de estado.
o Las Lneas de Datos trasmiten los bits, de manera que por lo general
un bus tiene un ancho que es potencia de 2.
o Un bus paralelo tiene conexiones fsicas complejas, pero la lgica es sencilla,

que lo hace til en sistemas con poco poder de cmputo. En el primer micro-
computador, el bus era simplemente la extensin del bus del procesador y
los dems integrados escuchan la lnea de direcciones, en espera de recibir
instrucciones.
o En el PC IBM original, el diseo del bus fue determinante a la hora de elegir
un procesador con I/O de 8 bits (Intel 8088), sobre uno de 16 (el 8086),
porque era posible usar hardware diseado para otros procesadores,
abaratando el producto.
B. BUS SERIE:
o En este los datos son enviados, bit a bit y se reconstruyen por medio de
registros o rutinas de software. Est formado por pocos conductores y su
ancho de banda depende de la frecuencia. Es usado desde hace menos de
10 aos en buses para discos duros, tarjetas de expansin y para el bus del
procesador.

3.5 OTROS TIPOS DE BUSES
Un bus se puede definir como una lnea de interconexin portadora de

informacin, constituida por varios hilos conductores (en sentido fsico) o varios
canales (en sentido de la lgica), por cada una de las cuales se transporta un bit de
informacin. El nmero de lneas que forman los buses (ancho del bus) es
fundamental: Si un bus est compuesto por 16 lneas, podr enviar 16 bits al mismo
tiempo.
TENEMOS:
A. BUSES INTERNO:
o Este mueve datos entre los

componentes internos del
microprocesador.
o Todas las partes del
microprocesador estn unidas
mediante diversas lneas
elctricas. El conjunto de estas
lneas se denominan bus interno del microprocesador. Por este bus
interno circulan los datos (bus de datos), las seales de control (bus
de control) o las direcciones de memoria (bus de direcciones). Cuando
se habla de un microprocesador de 32 bits, se est diciendo que el
nmero de lneas del bus interno es de 32.
o El bus interno puede compararse a los vasos sanguneos del cuerpo
humano. As, por las diferentes lneas fluye la informacin, llegando o
abandonando los registros y las memorias.
B. BUSES EXTERNO:
o Este se utiliza para comunicar el micro y otras partes, como

perifricos y memoria.

C. Bus PCI
o Un Peripheral Component InterConect (PCI, Interconexin de
Componentes Perifricos) consiste en un bus de ordenador estndar
para conectar dispositivo perifricos directamente a su placa base.
Estos dispositivos pueden ser circuitos integrados ajustados en sta
(los llamados dispositivos planares en la especificacin PCI) o
tarjetas de expansin que se ajustan en conectarse.
o El bus PCI permite configuracin dinmica de un dispositivo perifirco.
En el tiempo de arranque del sistema, las tarjetas PCI y el BIOS
interactan y negocian los recursos solicitados por la tarjeta PCI.
D. PCI EXPRESS
o Anteriormente conocido por las siglas3GIO, 3rd Generacin I/O. Es un
nuevo desarrollo del bus PCI que usa los conceptos de programacin
y los estndares de comunicacin y los estndares de comunicacin
existentes, pero se basa en un sistema de comunicacin sera muchos
ms rpido. No es todava suficientemente rpido para ser usado
como bus de memoria. Es percibido como un estndar de las placas
base para PC, especialmente en tarjetas grficas.
CONECTORES PCI
Por lo general, las placas madre cuentan con al menos 3 o 4 conectores

PCI, identificables generalmente por su color blanco estndar.
La interfaz PCI existe en 32 bits con un conector de 124 clavijas o en 64
bits con un conector de 188 clavijas. Tambin existen dos niveles de
sealizacin de voltaje:
3,3 V para los ordenadores porttiles
5 V para los equipos de escritorio
El voltaje sealizado no es igual al voltaje de la fuente de alimentacin de
la placa madre, sino que es el umbral de voltaje necesario para el cifrado
digital de los datos.

Existen 2 tipos de conectores de 32 bits:
Conector PCI de 32 bits, 5 V:

Conector PCI de 32 bits, 3,3 V:
Existen 2 tipos de conectores de 64 bits:
Conector PCI de 64 bits, 5 V:

Conector PCI de 64 bits, 3,3 V:
Caractersticas:
Est aislado del bus del sistema pero permite a los perifricos acceder a
la memoria Ram.
Bus de datos de 32 bits a 32 bits a 33 Mhz en su versin 1.0
La velocidad del bus se mantiene constante respecto al micro.
Aparece la tecnologa P&P.
Permite compartir interrupciones de perifricos.
Permite a los dispositivos realizar transferencias entre ellos y la memoria
sin utilizar al microprocesador.
Es el usado actualmente.
Permite 5 o ms conectores en placa.
En su versin 2.2 el ancho del bus es de 64 bits con 66 Mhz de reloj.
Existen variantes con mayor tasa de transferencia, PCI-X y PCI Express.
E. Bus AGP
o AGP Accelerated Graphics Port (puerto de grficos acelerado, en
ocasiones llamado Advanced Graphics Port, Puerto de grficos
avanzado). AGP se utiliza exclusivamente para conectar trajetas
grficas, y debido a su arquitectura solo puede haber una ranura.
Dicha ranura miedo unos 8 cm y se encuentra a un lado de las ranuras
PCI.

o La tecnologa AGP, creada por Intel, tiene como objetivo fundamental

el nacimiento de un nuevo tipo de PC, en el que se preste especial
atencin a dos facetas: grficas y conectividad.
Caractersticas
Mejora el rendimiento del sistema proporcionando un camino de alta

velocidad entre la controladora grfica del PC y la memoria del
sistema.
Frecuencia de hasta 66 Mhz y bus de datos de 32 bits.
Transferencia mxima de 528 MB/s.
El Bus AGP slo permite la conexin de dos dispositivos: el chipset
y el chip grfico.
La memoria AGP es asignacin dinmica de reas de la DRAM del
sistema, con lo cual el chip de grficas puede acceder rpidamente.
F. BUS ISA (arquitectura estndar de la industria)

o Apareci en 1981 con PC XT fue un bus de 8 bits con una velocidad
de reloj de 4,77 Mhz.
o En 1984, con la aparicin de PC AT (el procesador Intel 286), el bit se
expandi a un bus de 16 bits y la velocidad de reloj pas de 6 a 8 Mhz
y finalmente a 8,33 Mhz.
o El bus ISA admiti el bus maestro, es decir, permiti que los
controladores conectados directamente al bus se comunicaran
directamente con los otros perifricos sin tener que pasar por el
procesador.
Caractersticas:
Se usa en los PC con los micros 286 y su modelo AT.

Bus de direcciones de 24 bits y de datos 16 bits.
Frecuencia de funcionamiento de 4,77 y 8,3 Mhz.

Problemas con algunos dispositivos, tarjetas grficas, discos duros,

tarjetas de red.
G. BUS SCSI
o Una ventaja del bus SCSI frente a otros interfaces es que los
dispositivos del bus se direccionan lgicamente en vez de fsicamente.
Propsitos:
El direccionamiento lgico elimina la sobrecarga que el host podra

tener en manejar los aspectos fsicos del dispositivo como la tabla de
pistas daadas. El controlador SCSI lo maneja.
Elimina cualquier limitacin que el pc-Bios imponga a las unidades de
disco.
H. BUS MCA (ARQUITECTURA DE MICRO CANAL)
Es un bus exclusivo mejorado diseado por IBM en 1987 para utilizar en

su lnea de equipos PS/2.
Este bus de 16 a 32 bits no era compatible con el bus ISA y poda alcanzar
un rendimiento de 20 Mb/s.
I. BUS EISA (ARQUITECTURA ESTNDAR INDUSTRIAL EXTENDIDA)
El bus EISA utilizaba conectores cuyo tamao era la mitad del conector ISA
pero con 4 filas de contactos en lugar de 2, para direccionar 32 bits.
Los conectores EISA eran ms profundos y las filas de contactos adicionales

se encontraban ubicados debajo de las filas de contactos ISA. Por lo tanto,
era posible conectar una tarjeta de expansin ISA en un conector EISA.
Caractersticas del Bus MCA y EISA
Usados en los equipos 386.

Bus de datos de 32 bits.

Velocidad del reloj de 8,3 Mhz para EISA y 10 Mhz para MCA, con
transferencia de 20 Mhz/seg.
El primero era de IBM y el segundo compatible con Isa.
Las tarjetas y los buses incluyen electrnica adicional para ayudar a la
CPU en su trabajo.
Los perifricos eran caros y no tuvo xito.
J. BUS VLB
El bus VLB es un bus de 31 bits inicialmente diseado para permitir un ancho

de banda de 33 Mhz (el ancho de banda del primer PC 486 en aquel
momento).
K. BUS LOCAL VESA
Nace cuando aparece Windows y su Interfaces grficas.

Acoplado directamente a la CPU, con su mismo bus de datos.
Velocidad de reloj de 33 Mhz. Para los 486.
Nace por necesidad de acelerar los grficos.
Poco xito debido a la tecnologa de los nuevos modelos de 486 y la
aparicin de los buses PCI.
3.6 TABLA COMPARATIVA DE BUSES

3.7 ENTAJAS DE UN BUS
a. FLEXIBILIDAD DEL SISTEMA

i. Facilidad para aadir nuevos componentes.
ii. Mover perifricos entre ordenadores que comparten el mismo bus.
b. ECONOMIA:
i. Las mismas conexiones compartidas por mltiples componentes.
c. MANEJA LA OCMPLEJIDAD PARTIENDO DEL DISEO: DIVIDE Y

VENCERAS.
3.8 DESVENTAJAS DE UN BUS:
a. CREA UN CUELLO DE BOTELLA

I. Todo pasa a travs del bus
II. El ancho de banda del bus limita la velocidad en las
transacciones entre los componentes del sistema
b. VELOCIDAD MAXIMA LIMITADA
I. Longitud del bus
II. Numero de dispositivos conectables
III. Flexibilidad para soportar diferentes tipos de dispositivos
IV. Ms flexible: ms lento.

JERARQUA DE
BUSES

Para mejorar el rendimiento del bus, las jerarquas de buses fueron

implementadas cada vez ms, una primera aproximacin a una jerarqua de bus
bsica seria como la que se muestra en la figura
Primero tenemos un bus local, de alta velocidad que conecta el procesador

a la cache, el controlador de la cache tambin puede acceder al bus del sistema,
con esta implementacin, la mayor parte de los datos a los que va a acceder el
procesador, que estn en la cache, sern entregados a una alta velocidad, otro
punto a destacar de esta parte es que los accesos a memoria por parte de la
cache no van a interrumpir el flujo de datos entre procesador y cache. Tambin
se ve la posibilidad de conectar un dispositivo de entrada salida al bus local.
Luego tenemos el bus del sistema, al cual est conectada la memoria y

por debajo el bus de expansin, al cual se pueden conectar una amplia
diversidad de dispositivos, entre el bus del sistema y el bus de expansin se
encuentra una interface, que entre las principales tareas est la de adaptar las
velocidades de transmisin, por ejemplo para un dispositivo muy lento
conectado al bus de expansin la interface podra acumular una cierta cantidad
de datos y luego transmitirla a travs del bus del sistema.

El hecho de que cada vez ms salgan al mercado dispositivos que requieren

ms velocidad de transmisin en los buses, hizo que los fabricantes
implementaran los buses de alta velocidad, el cual est muy estrechamente
ligado al bus local, solo hay un adaptador que los une. Debajo de este bus
tenemos el bus de expansin, ms lento conectado mediante otro adaptador
Si se conecta un gran nmero de dispositivos al bus, las prestaciones pueden

disminuir. Hay dos causas principales:
a. En general, a ms dispositivos, mayor es el retardo de la propagacin.

Este retardo determina el tiempo que necesitan los dispositivos para
coordinarse en el uso del bus. Si el control del bus pasa frecuentemente
de un dispositivo a otro, los retardos de propagacin pueden afectar
sensiblemente a las prestaciones.
b. bus puede convertirse en un cuello de botella a medida que las peticiones

de transferencia acumuladas se aproximan a la capacidad del bus. Este
problema se puede resolver en alguna medida incrementando la
velocidad a la que el bus puede transferir los datos y utilizando buses ms
anchos (por ejemplo, incrementando el bus de datos de 32 a 64 bits). Sin

embargo, puesto que la velocidad de transferencia que necesitan los

dispositivos conectados al bus (controladores grficos y de video,
interfaces de red) est incrementndose rpidamente, es un hecho que el
bus nico est destinado a dejar de utilizarse.
Por consiguiente, la mayora de los computadores utilizan varios buses,

normalmente organizados jerrquicamente. Una estructura tpica se muestra en la
figura. Hay un bus local que conecta al procesador a una memoria cach y al que
pueden conectarse tambin uno o ms dispositivos locales. El controlador de
memoria cach conecta la cach no solo al bus local sino tambin al bus de sistema,
donde se conectan todos los mdulos de la memoria principal. El uso de una cach
alivia la exigencia de soportar los accesos frecuentes del procesador a la memoria
principal. De esta forma, las transferencias de E/S con la memoria principal a travs
del bus de sistema no interfieren la actividad del procesador.
4.1 POR QU ES NECESARIA LA JERARQUA DE BUSES?
Cuando queremos conectar un gran nmero de dispositivos nos encontramos con

una serie de problemas fundamentales:
La diferencia de velocidad de los dispositivos afecta negativamente al

rendimiento global, ya que mientras los dispositivos lentos realizan una
nica transferencia, otro dispositivo ms rpido podra haber realizado
muchas ms.
Los buses pueden actuar de cuello de botella si la demanda de la
transferencia es mayor que la capacidad del bus, los dispositivos debern
esperar mucho tiempo para poder transmitir.
Existe un mayor retardo de propagacin, dado que el bus ha de tener mayor
longitud para poder soportar implementar un mayor nmero de dispositivos.

4.2 VENTAJAS DE LAS JERARQUAS DE BUSES
El bus local entre el procesador y la cach asla el trfico de E/S del

procesador.
Se puede transferir informacin entre la memoria y la E/S sin interrumpir la
actividad del procesador.
El bus de expansin reduce el trfico en el bus del sistema.

CONCLUSION
En sistemas como los PCs en los que puede haber varios buses interconectados
(incluso sistemas jerrquicos) parten de la complejidad en el uso de los mismos
puede quedar oculta por el sistema operativo.
En sistemas ms sencillos (algunos empotrados) es posible que no exista SO, o

que est limitado a funciones muy bsicas.
En cualquier caso es fundamental conocer la arquitectura del sistema y sus modos

de funcionamiento.

BIBLIOGRAFIA
Enrique Bellido Quintero. (2014). EQUIPOS DE INTERCONEXION Y

SERVICIOS DE RED 1 Edicin. Mlaga: IC Editorial.
Antonio Alabau Muoz Y Juan Rivera Garca. (1992). TELEINFORMATICA Y
REDES DE COMPUTADORA 2 Edicin. Barcelona: BIOXAREU.
William Stalling. (2005). ORGANIZACION Y ARQUITECTURA DE
COMPUTADORAS 7 Edicin. Madrid: PEARSON EDUCACIN, S.A.
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- http://www.frsn.utn.edu.ar/tecnicas3/apuntes/td3cap_5.pdf
- https://www.ecured.cu/BUS
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- http://icaro.eii.us.es/descargas/TRANSPARENCIAS_Tema_1_Buses_curso_04-
05_V5.pdf
- http://www.ctr.unican.es/asignaturas/pib/pib-tema-i-2en1.pdf

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2016

CESAR ARELLANO SALAZAR

- FLORES CANCINO, TATIANA

SISTEMAS DE INTERCONEXIN INTERNA 1

Las distintas unidades funcionales de un computador necesitan comunicarse.

El bus es el elemento fundamental de interconexin en la arquitectura de von

SISTEMAS DE INTERCONEXIN INTERNA 2

SISTEMAS DE INTERCONEXIN INTERNA 3

1.1 INTRODUCCIN A LOS BUSES

A pesar de que el bus tiene una significacin muy elemental en la forma de

SISTEMAS DE INTERCONEXIN INTERNA 4

SISTEMAS DE INTERCONEXIN INTERNA 5

Un bus es un camino de comunicacin

La funcin del Bus es la de permitir la conexin lgica entre distintos

SISTEMAS DE INTERCONEXIN INTERNA 6

Los buses definen su capacidad de acuerdo a la frecuencia mxima de envo

1.4 ESTRUCTURA DE UN BUS

o El bus de sistema est constituido usualmente, entre 50 y 100 lneas. A cada

SISTEMAS DE INTERCONEXIN INTERNA 7

o Adems pueden existir lneas de alimentacin para suministrar energa a los

1.4.1 LA LNEA DE DATOS

Por estas lneas se transfieren los datos, pueden ser de 8, 16, 32 o

1.4.2 LAS LNEAS DE DIRECCIN

Por estas lneas se enva la direccin a la cual se requiere hacer

1.4.3 LAS LNEAS DE CONTROL

SISTEMAS DE INTERCONEXIN INTERNA 8

Escritura en memoria: hace que el dato presente en el bus se

Las seales de temporizacin indican la validez de los datos que estn

SISTEMAS DE INTERCONEXIN INTERNA 9

SISTEMAS DE INTERCONEXIN INTERNA 10

SISTEMAS DE INTERCONEXIN INTERNA 11

2.1 TIPO DE BUSES

Las lneas del bus se pueden dividir en dos tipos genricos:

2.2 METODO DE ARBITRAJE

- En todos los sistemas, exceptuando los ms simples, puede necesitar el

SISTEMAS DE INTERCONEXIN INTERNA 12

- El objetivo de ambos mtodos de arbitraje es designar un dispositivo como

Protocolo en estrella (centralizado)

BUS REQUEST (REQ): Lnea de peticin del bus.

Tenemos dos lneas de arbitraje comunes:

BUS REQUEST (REQ): Lnea de peticin del bus.

El master que requiere el control del bus activa REQ. El resto de

Protocolo de 3 hilos (centralizado)

Tenemos tres lneas de arbitraje:

BUS REQUEST (REQ): Lnea de peticin del bus.

SISTEMAS DE INTERCONEXIN INTERNA 13

Protocola de 4 hilos (centralizado)

Tenemos cuatro lneas de arbitraje:

BUS REQUEST (REQ): Lnea de peticin del bus.

El funcionamiento de este protocolo es como el de tres hilos. La diferencia

B. Distribuidos: cuando el control de acceso al bus se lleva a cabo entre todos

Protocolo de cdigos de identificacin (distribuido)

Cada master tiene un cdigo de identificacin de n bits (nmero

Protocolo de cdigos de identificacin (distribuido)

Cada master tiene un cdigo de identificacin de n bits (nmero

SISTEMAS DE INTERCONEXIN INTERNA 14

Si compiten varios masters por el bus, gana el de mayor cdigo de

El trmino temporizacin hace referencia a la forma en la que se coordinan los

Con temporizacin sncrona, la presencia de un evento en el bus est

I. El reloj es una lnea del bus a travs de la que se transmite una

SISTEMAS DE INTERCONEXIN INTERNA 15

Con temporizacin asncrona, la presencia de un evento en el bus es

C. Clasificacin de tcnicas de arbitraje:

Arbitraje en serie (DAISY CHAIN ARBITRATION).