Universidad de Alcal

Departamento de Electrnica

Electrnica
Informtica de Gestin

Problemas Tema IV
Circuitos Digitales Secuenciales
4.1 Obtnganse las tablas de verdad de los siguientes circuitos e indquese su funcin
(equivalencia con otro tipo de biestable):

a)
a S Q Clk a Q t+1

Clk

R Q

b)

a J Cl Q Cl Pr Clk a Q t+1

Clk

K Pr Q

c)

a J Cl Q Cl Pr Clk a Q t+1

Clk

K Pr Q

d)

Cl Pr Clk Q t+1
D Cl Q

Clk

Pr Q

Solucin:

a)
Clk a Qt+1
0 0
1 1

2
 b)
Cl Pr Clk a Qt+1
0 0 X X 0
1 1 X X 1
0 1 X X X
1 0 0 0
1 0 1 1

c)
Cl Pr Clk a Qt+1
1 0 X X 0
0 1 X X 1
1 1 X X X
0 0 0 Qt
0 0 1 Qt

d)
Cl Pr Clk Qt+1
0 1 X 0
1 0 X 1
0 0 X X
1 1 Qt

4.2 Dados los biestables de las figuras, completar los cronogramas correspondientes:

a)
CLK
J Cl Q
Pr
Ck
Clr
K Pr Q
J

b)

Cl CLK
D Q

Ck Pr

Pr Q Clr

4.3
c)

1 J Cl Q CLK

Ck Pr

K Pr Q Clr

d)
CLK
J Cl Q Pr
Ck Clr

K Pr Q J

e)
S Q CLK

Clk R

S
R Q
Q

f)
CLK
J Cl Q
Pr
Ck
Clr
K Pr Q
J

4
 Solucin:

a) b)

CLK CLK

Pr Pr

Clr Clr

J D

K Q

c) d)

CLK CLK

Pr Pr

Clr Clr

Q J

e) f)

CLK CLK

R Pr

S Clr

Q J

4.5
4.3 Determine la evolucin de las salidas Q1 y Q2 para los siguientes circuitos. Inicialmente se
supondr que se parte de la situacin Q1=Q2=0. Calcule adems la frecuencia de Q1 y Q2 en
funcin de la frecuencia de reloj en ambos circuitos.

a)

b)

6
 Solucin:
a) fQ1=fclk/2 y fQ2=fclk/4 b) fQ1=fQ2=fclk/2

4.5 Complete el cronograma correspondiente al siguiente circuito secuencial:

VCC
S

B D
C
D P Q J P Q D P Q
CLK CLK
R
A CLK
R
CLK
R

C C C
L Q K L Q L Q

CLR

CLK

CLR

4.7
Solucin:

CLK

CLR

Para la resolucin del ejercicio se han seguido los siguientes pasos:

La lnea A tiene la siguiente ecuacin: A=S cuando en CLK hay un . Como no

depende de otras lneas dentro del circuito se puede dibujar su cronograma.

La lnea B= AS , funcin combinacional de dos seales que ya se tienen

dibujadas.

La lnea C es la salida de un biestable JK, controlado por la seal B

si B=0 modo hold
si B=1 modo toggle
siendo la seal de reloj del biestable la salida negada del biestable a su
izquierda. Como se dispara con el flanco descendente de la seal negada de A,
se puede decir igualmente que se dispara para el flanco ascendente de A. Por lo
tanto para ver el funcionamiento del biestable de la seal C, basta mirar en los
flancos de la seal A qu valor tiene la seal B. Siempre teniendo en cuenta que
hay que tomar el valor de B en ese instante, pues B puede cambiar una vez que
lo hace A, pero no afecta al biestable JK debido al tiempo de propagacin por la
puerta NAND lo que retrasa su aparicin en el biestable JK, habiendo ste
conmutado ya.

8
 Para la seal D hay que tener en cuenta la seal C dibujada en el apartado
anterior. Se toman los instantes del cronograma en los que se tiene un en la
seal C y para esos instantes en D se produce una conmutacin (modo toggle).

4.6 Complete el cronograma correspondiente al siguiente circuito secuencial:

VCC

J P Q
D P Q R
R CLK
CLK CLK C
C K L Q
L Q

CLR

Q0 Q1

CLK

CLR

Q0

Q1

Solucin:

Q0 es la salida del biestable D que conmuta con los flancos de CLK.

Q1 es la salida del biestable JK que conmuta con los flancos de CLK.

La entrada del biestable D es Q1 y J=K=Q0+E, luego el cronograma queda:

4.9
 CLK

CLR

Q0

Q1

4.7 Complete el cronograma correspondiente al siguiente circuito:

VCC

I1

A B D
D P Q
J Q R
CLK
I2 CLK C
L Q
K Q
C

I3

CLR

CLR

I1

I2

I3

10
 Solucin:

En la resolucin del ejercicio se han aplicado a las seales las siguientes

ecuaciones:
A es la salida del biestable JK activado con el flanco descendente de I2
B=I1rA como funcin combinacional
C=AI3 tambin una funcin combinacional
D=B en los flancos ascendentes de la seal C, por lo que previamente ha de
calcularse los valores que va teniendo esta seal.
E=D+ A

Tener en cuenta la seal Clear a la hora de resetear ambos biestables, seales A y

D.

El cronograma resuelto se muestra en la siguiente figura:

CLR

I1

I2

I3

4.8 El montaje de la figura permite obtener a su salida una seal cuya frecuencia depende de las
seales de control I0, I1, I2, I3 e I4. La seal PATRN es de 10 KHz de frecuencia. Vase el
cronograma de funcionamiento del circuito integrado 74LS193.

4.11
 D0
A QA D1
B QB D2 Y Salida
C QC D3
D QD D4
Patron D5
UP CO D6
VCC DN BO D7
LOAD
CLR A
B
74LS193 C
G
Multiplexor
I4
I0 I1 I2 I3

A partir del anlisis del circuito, complete razonadamente la siguiente tabla:

I4 I3 I2 I1 I0 Frecuencia de la seal de salida

1 1 0 0 0
0 1 0 0 0
1 0 0 0 1
0 0 0 0 0
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1

Solucin:
En la siguiente tabla se explica y detalla la frecuencia de la seal de salida para
cada una de los cdigos de entrada.

I4 I3 I2 I1 I0 Explicacin Frecuencia
1 1 0 0 0 Clear y no habilitacin del mux. f=0 KHz
0 1 0 0 0 No habilitacin del mux. f=0 KHz
1 0 0 0 1 Clear del contador. f=0 KHz
0 0 0 0 0 Salida= QBQA , secuencia 1-0-0-0 f=10/4 KHz

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I4 I3 I2 I1 I0 Explicacin Frecuencia
0 0 0 0 1 Salida= Patron f=10/4 KHz
0 0 0 1 0 Salida= QA f=10/2 KHz
0 0 0 1 1 Salida= QB f=10/4 KHz
0 0 1 0 0 Salida= QC f=10/8 KHz
0 0 1 0 1 Salida= QD, ciclo de trabajo 50 % f=10/16 KHz
0 0 1 1 0 Salida= CO , ciclo de trabajo 0.5/16 f=10/16 KHz

0 0 1 1 1 Salida= BO , siempre a 1 pues la f=0 KHz

cuenta es ascendente siempre.

4.13