Segmentacion
2 Procesadores segmentados
Introducci
on
Introducci
on
=) CPU = CPI
T TC NI
4 Procesadores segmentados
Introducci
on
Segmentaci
on del camino de datos
10 ns 5 ns 10 ns 10 ns 5 ns 10 ns 5 ns 10 ns 10 ns 5 ns 10 ns 5 ns
Tiempo
Reg
Reg
MI ALU MD
Reg
Reg
40 ns MI ALU MD
CC 1
Reg
40 ns MI
CC 2
40 ns
Instrucciones
CC 3
CP I = 1; T C = 40ns =) TCPU = 40 N I
6 Procesadores segmentados
Segmentaci
on del camino de datos
CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 CC 7
10 ns 10 ns 10 ns 10 ns 10 ns 10 ns 10 ns
Tiempo
Reg
Reg
MI ALU MD
Reg
Reg
MI ALU MD
Reg
Reg
MI ALU MD
Instrucciones
Segmentaci
on del camino de datos
8 Procesadores segmentados
Segmentaci
on del camino de datos
M
4 u
Add NPC
Cero?
Salto Cond.
x
Reloj jado por la fase mas
lenta
tomado salto
IR 6..10
Rs1
M
x x
valor
IR 16..31 16 Ext.
del
signo
32
Inm. clos
22% de cargas y 2% jumps )
CP I = 4:2
Segmentaci
on del camino de datos
4 M
u
Salto
Procesador segmentado
Add x Cero?
tomado
IR 6..10
lenta
Memoria
de Registros ALU Dir.
Memoria
Instrucciones Rd
clo ) CP I = 1 (ideal)
valor Dato
IR 16..31 Ext.
del IR 11..15 M
16 signo 32
IR 16..20 u
IR 11..20 x
10 Procesadores segmentados
Segmentaci
on del camino de datos
Registros de segmentacion:
Necesarios para mantener los valores que se transeren entre las
etapas.
BI/DI : Almacena la instruccion y el PC (saltos)
DI/EJ : Almacena el valor de Rs1 , Rs2 , el numero de registro destino
N Rd y el PC
EJ/MEM : Almacena salida de la ALU, condicion de salto, el valor a
almacenar en memoria (store ) y N Rd
MEM/PE : Almacena salida de memoria, salida de la ALU y N Rd
Segmentaci
on del camino de datos
Ejemplo:
Evolucion de las instrucciones en el camino de datos
dest: LW R10,40(R1)
ADD R1,R2,R3
SW 0(R4),R5
SUB R2,R2,R6
BEQ R1,dest
SW 40(R1),R10
12 Procesadores segmentados
CC1
LW R10,40(R1)
4 M
u
Add x Salto
Cero?
tomado
IR 6..10
Rs1
M
IR 11..15 u
PC Dir. Rs2 x
Memoria
de Registros ALU Dir.
Memoria
Instrucciones Rd
M de M
u u
Datos
x x
valor Dato
IR 16..31 Ext.
del IR 11..15 M
16 signo 32
IR 16..20 u
IR 11..20 x
CC2
ADD R1,R2,R3 LW R10,40(R1)
4 M
u
Add x Salto
Cero?
tomado
[R1]
IR 6..10
Rs1
M
IR 11..15 u
PC Dir. Rs2 x
Memoria
de Registros ALU Dir.
Memoria
Instrucciones Rd
M de M
u u
Datos
x x
valor Dato
14 Procesadores segmentados
CC3
SW 0(R4),R5 ADD R1,R2,R3 LW R10,40(R1)
4 M
u
Add x Salto
Cero?
tomado
[R2]
IR 6..10
Rs1
M R1
IR 11..15 u
PC Dir. Rs2 x
Memoria [R3]
de Registros ALU Dir.
Memoria
Instrucciones Rd
M de M
u
40 u
Datos
x x
valor Dato
IR 16..31 Ext.
del IR 11..15 M
16 signo 32
[R10]
IR 16..20 u
IR 11..20 x
CC4
SUB R2,R2,R6 SW 0(R4),R5 ADD R1,R2,R3 LW R10,40(R1)
4 M
u
Add x Salto
Cero?
tomado
[R4]
IR 6..10
Rs1
M R2
IR 11..15 u
PC Dir. Rs2 x
Memoria [R5]
de Registros ALU Dir.
Memoria
Instrucciones Rd
M de M
u
R3 u
Datos
x x
valor Dato
IR 16..31 Ext. +0
del IR 11..15 M
16 signo 32 [R1] [R10]
IR 16..20 u
IR 11..20 x
16 Procesadores segmentados
CC5
BEQ R1, dest SUB R2,R2,R6 SW 0(R4),R5 ADD R1,R2,R3 LW ...
4 M
u
Add x Salto
Cero?
tomado
[R2]
IR 6..10
Rs1
M R4
IR 11..15 u
PC Dir. Rs2 x
Memoria [R6]
de Registros ALU Dir.
Memoria
Instrucciones Rd
[R10] M
+0 de M
u u
Datos
valor x R5 Dato
x
IR 16..31 Ext.
IR 11..15 M
R2+R3
del
16 signo 32
IR 16..20 u
IR 11..20 x [R1]
CC6
SW 40(R1),R10 BEQ R1, dest SUB R2,R2,R6 SW 0(R4),R5 ADD...
4 M
u
Add x Salto
Cero?
tomado
[R1]
IR 6..10
Rs1
M R2
IR 11..15 u
PC Dir. Rs2 x
Memoria
de Registros ALU Dir.
Memoria
Instrucciones Rd
[R1] M
R6 de M
u u
R5 Datos
x x
valor Dato
18 Procesadores segmentados
Se~
nal Efecto si 0 Efecto si 1
ALU1 PC ! ALU(1) Reg. ! ALU(1)
ALU2 Reg. ! ALU(2) Imm. ! ALU(2)
RegDst Reg. destino = IR11:::15 Reg. destino = IR16:::20
(tipo I) (tipo R)
Btest Nada Chequea salto (salida 1 si
0)
ALUop Suma Resta
MemWrite Nada Escribe en memoria
MemRead Nada Lee de memoria
MemtoReg Mem. ! Reg. ALU ! Reg.
RegWrite Nada Escribe registro
20 Procesadores segmentados
u
Add x Salto
RegWrite
Cero?
00111100 111
000
tomado
000
111
ALU1
ALUop
IR 6..10 E
Rs1
M
MemWrite
u
PC Dir.
IR 11..15
Rs2 x 111
000
MemtoReg
Memoria
111
000
000
111
E
ALU2
CC1
LW R10,40(R1)
Btest
u
Add x Salto
RegWrite
Cero?
00111100 11001100
tomado
ALU1
ALUop
IR 6..10 E
Rs1
M
MemWrite
IR 11..15 u 111
000
000
111
PC Dir. Rs2 x
MemtoReg
Memoria
00111100 E
ALU2
de Registros ALU Dir.
Memoria
Instrucciones Rd
M de M
u u
Datos
x x
valor Dato
RegDst
L
22 Procesadores segmentados
CC2
ADD R1,R2,R3 LW R10,40(R1)
u
Add x Salto
RegWrite
Cero?
tomado
[R1] 0011 0011
ALU1
ALUop
IR 6..10 E
Rs1
M
MemWrite
u
PC Dir.
IR 11..15
Rs2 x 0011
MemtoReg
Memoria
E
0011
ALU2
CC3
SW 0(R4),R5 ADD R1,R2,R3 LW R10,40(R1)
RegWrite
Cero?
00111100 11001100
tomado
[R2] 1
IR 6..10 E
Rs1 0
M R1
MemWrite
IR 11..15 u 111
000
000
111
PC Dir. Rs2 x
MemtoReg
Memoria [R3]
de Registros 00111100 ALU Dir.
E
1 Memoria
Instrucciones Rd
M de M
u
40 u
Datos
x x
valor Dato
L
0
IR 16..31 Ext. MemRead
del IR 11..15 M
16 signo 32
[R10]
IR 16..20 u
IR 11..20 x
24 Procesadores segmentados
CC4
SUB R2,R2,R6 SW 0(R4),R5 ADD R1,R2,R3 LW R10,40(R1)
Cero?
00111100 11001100
tomado
[R4] 1
IR 6..10 E
Rs1 0
M R2
IR 11..15 u 111
000
000
111
PC Dir. Rs2 x 0
MemtoReg
Memoria [R5]
de Registros 00111100 ALU Dir.
E
0 Memoria
Instrucciones Rd
M de M
u
R3 u
Datos
x x
valor Dato
L
1
1
IR 16..31 Ext. +0
del IR 11..15 M
16 signo 32 [R1] [R10]
IR 16..20 u
IR 11..20 x
CC5
BEQ R1, dest SUB R2,R2,R6 SW 0(R4),R5 ADD R1,R2,R3 LW ...
26 Procesadores segmentados
CC6
SW 40(R1),R10 BEQ R1, dest SUB R2,R2,R6 SW 0(R4),R5 ADD...
28 Procesadores segmentados
30 Procesadores segmentados
Riesgos estructurales
Con
ictos en los accesos a los recursos del sistema. Por ejemplo:
Escrituras y lecturas simultaneas en el chero de registros
Accesos simultaneos a la misma memoria
Accesos a unidades funcionales no{segmentadas (por ejemplo,
unidades de punto
otante)
El
ujo de instrucciones debe ser detenido hasta que se resuelva el riesgo
32 Procesadores segmentados
Riesgos estructurales
Tiempo
Reg
Reg
Reg
Reg
Reg
Riesgos estructurales
Tiempo
Reg
Reg
Carga Mem ALU Mem
Reg
Reg
Instr. 1 Mem ALU Mem
Reg
Reg
Instr. 2 Mem ALU Mem
Reg
Instr. 3 Burbuja Mem ALU Mem
Reg
Instr. 4 Mem ALU
34 Procesadores segmentados
Riesgos estructurales
Soluciones:
Aumentar el numero de puertos de acceso a los cheros de registros
Usar caches particionadas de datos e instrucciones
Replicar o segmentar las unidades funcionales
Compromiso entre coste y rendimiento: por ejemplo, CDC 7600 y MIPS
R2010 usan unidades PF no segmentadas con menor latencia
Riesgos de datos
36 Procesadores segmentados
Riesgos de datos
Riesgos RAW:
ADD R1,R2,R3
SUB R4,R5,R1
AND R6,R1,R7 CC 1 CC 2 CC 3 CC 4 CC 5 CC 6
OR R8,R1,R9
Instrucciones
Tiempo
Reg
Reg
XOR R10,R1,R11
Todas las instrucciones tie-
Reg
Reg
OR R8,R1,R9 MI ALU
registro EJ/MEM a la
Instrucciones
Tiempo
Reg
Reg
MI ALU MD ADD R1,R2,R3
entrada de la ALU
La logica de control de
Reg
Reg
MI ALU MD
SUB R4,R5,R1
Reg
MI ALU MD
AND R6,R1,R7
nueva operacion ha de
Reg
ser el valor ledo de los
MI ALU
OR R8,R1,R9
registros o la salida de
Reg
MI
la ALU del ciclo ante-
XOR R10,R1,R11
rior
38 Procesadores segmentados
Tiempo
Reg
Reg
LW R4,0(R1)
Reg
Reg
LW R4,0(R1) MI ALU MD
SW 12(R1),R4
Reg
SW 12(R1),R4 MI ALU MD
LW R1,0(R2)
Instrucciones
Reg
Reg
LW R1,0(R2) MI ALU MD
SUB R4,R5,R1
Reg
AND R6,R1,R4
SUB R4,R5,R1 MI ALU MD
OR R8,R1,R9
Reg
AND R6,R1,R4 MI ALU
XOR R10,R1,R11
Reg
OR R8,R1,R9 MI
40 Procesadores segmentados
Reg
Reg
LW R1,0(R11)
Reg
OR R8,R1,R9 Burbuja MI
LW R1,0(R10)
LW R2,4(R10)
LW R3,0(R11)
LW R4,4(R11)
ADD R5,R1,R2
ADD R6,R3,R4
Ins. [6-10]
Rs1
Rs1 M
Ins. [11-15] u
PC Dir. Rs2
Memoria x
Registros A
de L Dir.
U Memoria
Instrucciones Rd M
de M
Rs2 u u
x M Datos
u Dato x
valor
x
16 Ext. de 32
Ins. [16-31] Signo
Unidad de
adelantamiento
Ins. [16-20]
Ins. [11-15]
M
u
x
42 Procesadores segmentados
CC3
AND R6,R1,R4 SUB R4,R5,R1 LW R1,0(R2)
BI/DI
111111111
000000000
000000000
111111111
DI/EJ EJ/MEM MEM/PE
0 000000000
111111111
Unidad de
4 M
000000000
111111111
000000000
111111111
detenciones 0
u 000000000
111111111 M
Salto
Add x [R1] u 0?
x Tomado
0
[R5]
Ins. [6-10]
Rs1
Rs1 M
PC Dir.
Ins. [11-15]
Rs2 R2 u
Memoria [R1] x
Registros A
de L Dir.
U Memoria
Instrucciones Rd M
de M
Rs2 u u
x M Datos
u Dato x
valor
x
16 Ext. de 32
Ins. [16-31] Signo
0 Unidad de
adelantamiento
Ins. [16-20]
M
u
[R1] x
[R1]
CC4
AND R6,R1,R4 SUB R4,R5,R1 Burbuja LW R1,0(R2)
[R5]
Ins. [6-10]
Rs1
[R1] Rs1 M
Ins. [11-15] u
PC Dir. Rs2
Memoria x
Registros A
de L Dir.
U Memoria
Instrucciones Rd M
de M
Rs2 u u
x M Datos
u Dato x
valor
x
16 Ext. de 32
Ins. [16-31] Signo
Unidad de
adelantamiento
Ins. [16-20]
M
u
x
44 Procesadores segmentados
CC5
OR R8,R1,R9 AND R6,R1,R4 SUB R4,R5,R1 Burbuja LW R1,...
[R1]
Ins. [6-10]
Rs1
R5 M
[R4]
Ins. [11-15]
Rs1
u
PC Dir. Rs2
Memoria x
Registros A
de L Dir.
[R1] R1 U Memoria
Instrucciones Rd M
de M
Rs2 u u
M Datos
R1 x
u Dato x
valor
x
16 Ext. de 32
Ins. [16-31] Signo 1111111111
0000000000
0000000000
1111111111
0000000000
1111111111
Unidad de
0000000000
1111111111
Ins. [16-20] 0000000000
1111111111
adelantamiento
[R1] 1111111111
0000000000
[R6] Ins. [11-15] [R1]
M
u
x
[R4]
CC6
XOR R10,R1,R11 OR R8,R1,R9 AND R6,R1,R4 SUB R4,R5,R1 Burbuja
[R1]
Ins. [6-10]
Rs1
R1 M
[R9]
Ins. [11-15]
Rs1
u
PC Dir. Rs2
Memoria x
Registros A
de L Dir.
U Memoria
Instrucciones Rd R4 M
de M
Rs2 u u
x M Datos
u Dato x
valor
x
16 Ext. de 32
Ins. [16-31] Signo 1111111111
0000000000
0000000000
1111111111
0000000000
1111111111
Unidad de
0000000000
1111111111
[R8] Ins. [16-20] [R4] 0000000000
1111111111
adelantamiento
0000000000
1111111111
Ins. [11-15]
[R4]
[R4]
M
u
x
[R6]
46 Procesadores segmentados
48 Procesadores segmentados
Riesgos de control
Riesgos de control
Ejemplo:
Evolucion de las instrucciones en el camino de datos
I ADD R1,R0,R0
I+ 4 BEQZ R1,dest
I+ 8 SUB R4,R5,R1
I+12 AND R6,R1,R4
I+16 OR R8,R1,R9
I+20 ADD R8,R8,R1
. .
. .
dest: LW R1, 0(R1)
50 Procesadores segmentados
CC4
AND R6,R1,R4 SUB R4,R5,R1 BEQZ R1, dest ADD R1,R0,R0
I + 16
BI/DI DI/EJ EJ/MEM MEM/PE
Unidad de
4 detenciones
M
PC
u M
Add x
R1 u
Salto
0?
x Tomado
[R5]
Ins. [6-10]
Rs1
I Rs1 M
Ins. [11-15] u
+
PC Dir. Rs2
Memoria [R1] x
12 A
de Registros L Dir.
U Memoria
Instrucciones Rd M
de M
Rs2 u u
x M Datos
x
valor offset u Dato
x
16 Ext. de 32
Ins. [16-31] Signo 1111111111
0000000000
0000000000
1111111111 R1
0000000000
1111111111
Unidad de
[R1] 0000000000
1111111111
0000000000
1111111111
adelantamiento
Ins. [16-20]
0000000000
1111111111 [R1]
[R4] Ins. [11-15]
M
[R1]
u
x
CC5
OR R8,R1,R9 AND R6,R1,R4 SUB R4,R5,R1 BEQZ R1, dest ADD...
dest
BI/DI
111111111
000000000
000000000
111111111
DI/EJ EJ/MEM MEM/PE
000000000
111111111
Unidad de
4 M
000000000
111111111
000000000
111111111
detenciones 0 0
u 000000000
111111111 M
Salto
Add x u 0?
x Tomado
[R1]
Ins. [6-10]
Rs1
I Rs1 [R5] M
Ins. [11-15] u
+
PC Dir. Rs2
Memoria [R4] x
16
Registros A
de L Dir.
U Memoria
Instrucciones Rd M
de M
Rs2 [R1] u u
x M Datos
u Dato x
valor
x
16 Ext. de 32
Ins. [16-31] Signo
R1
Unidad de
adelantamiento
Ins. [16-20]
M
u
x
[R4]
52 Procesadores segmentados
CC6
LW R1, 0(R1) burbuja burbuja burbuja BEQZ...
Ins. [6-10]
Rs1
Rs1 M
DEST
Ins. [11-15] u
PC Dir. Rs2
Memoria x
Registros A
de L Dir.
U Memoria
Instrucciones Rd M
de M
Rs2 u u
x M Datos
u Dato x
valor
x
16 Ext. de 32
Ins. [16-31] Signo
Unidad de
adelantamiento
Ins. [16-20]
Ins. [11-15]
M
u
x
Riesgos de control
IR 6..10
Rs1
IR 11..15
PC Dir. Rs2
Memoria
de Registros Dir.
ALU
Memoria
Instrucciones Rd
M de M
u u
Datos
x x
valor Dato
IR 16..31 Ext.
del IR 11..15 M
16 signo 32
IR 16..20 u
IR 11..20 x
54 Procesadores segmentados
CC3
SUB R4,R5,R1 BEQZ R1, dest ADD R1,R0,R0
DEST
BI/DI DI/EJ R1 EJ/MEM MEM/PE
Add
4 M PC M
u u Cero?
Add x x
offset
IR 6..10
Rs1
I [R1]
+ Dir.
IR 11..15
Rs2
0
PC
Memoria
8
de Registros Dir.
ALU
Memoria
Instrucciones Rd 0 M
M de
u u
Datos
x x
valor Dato
IR 16..31 Ext.
del IR 11..15 M
16 signo 32 [R1]
IR 16..20 u
IR 11..20 x
CC4
LW R1, 0(R1) burbuja BEQZ R1, dest ADD R1,R0,R0
DEST + 4
BI/DI DI/EJ EJ/MEM MEM/PE
Add
4 M M
u u Cero?
Add x x
IR 6..10
D Rs1
E IR 11..15
PC Dir. Rs2
S Memoria
T de Registros
ALU Dir.
Memoria
Instrucciones Rd
M de M
u u
Datos
x x
valor Dato
IR 16..31 Ext. R1
del IR 11..15 M
16 signo 32
IR 16..20 u
IR 11..20 x [R1]
56 Procesadores segmentados
Predicciones estaticas:
La prediccion para cada salto se ja en tiempo de compilacion
La prediccion es ja (estatica) durante la ejecucion
Esquema mas simple: Detener siempre
Solo util en pipelines muy simples (con poco retardo)
Esquema muy sencillo: las instrucciones se detienen hasta que se sepa
el destino del salto
Perdida de 1 ciclo por cada salto
Perdida de 1 ciclo s
olo si el salto es efectivo.
- Predecir los saltos como efectivos
S
olo util si la direccion destino de salto se conoce antes que el resultado de la
condicion
58 Procesadores segmentados
Saltos retardados
Introducir instrucciones utiles en los huecos de retardo de salto
Esquema para retardo de longitud n:
instruccion de salto
sucesor secuencial1
sucesor secuencial2
..................
sucesor secuencialn
destino del salto si efectivo
Tres aproximaciones:
(a) Desde antes (b) Desde destino (c) Desde fall-through
Hueco de retardo
Se Se Se
convierte en convierte en convierte en
ADD R1,R2,R3
if R1=0 then
SUB R4,R5,R6
60 Procesadores segmentados
Problemas:
Restricciones sobre las instrucciones que pueden ocupar los huecos:
{ Uso de saltos cancelados : Si la prediccion es incorrecta, la
instruccion el hueco se cambia por una NOP. Elimina las
restricciones sobre las instrucciones.
Necesidad de un PC extra: las direcciones del hueco y del destino de
salto deben ser guardadas si se presenta una interrupcion.
Prediccion del comportamiento de los lazos en tiempo de compilacion:
{ Mejorar los compiladores para obtener mejores predicciones:
Estudio del comportamiento del programa.
Uso de informacion derivada de ejecuciones previas del
programa.
62 Procesadores segmentados
64 Procesadores segmentados
Ejemplo:
LW BI DI EJ MEM PE
ADD BI DI EJ MEM PE
Fallo de pagina en MEM(LW) y excepcion aritmetica en EJ(ADD) ) Se
atiende el fallo de pagina y se recomienza LW.
Problema: Fallo de pagina en MEM(LW) y en BI(ADD) ) La excepcion de
ADD aparece antes!
Solucion: Cada excepcion se marca en un vector de estado asociado con la
instruccion, y se impide la escritura. El vector se chequea al nal de MEM
o inicio de PE ) Excepciones precisas (se atienden por orden)
EJ
Enteros
EJ
PF/enteros
producto
BI DI MEM PE
EJ
PF suma
EJ
PF/enteros
divisin
66 Procesadores segmentados
Problemas:
Riesgos estructurales
Mayor penalizacion de los riesgos RAW
Problemas asociados con la terminacion fuera de orden
Solapamiento PF-op. entera No presenta problemas excepto en
referencias a memoria (LF F6,34(R2)) y transferencia entre registros
(MOVFP2I, MOVI2FP)
EJ
Enteros
PF/enteros producto
P1 P1 P1 P1 P1 P1 P1
BI DI PF suma MEM PE
S1 S1 S1 S1
PF/enteros divisin
DIV
68 Procesadores segmentados
70 Procesadores segmentados
72 Procesadores segmentados
74 Procesadores segmentados
Soluciones:
Admitir excepciones imprecisas. Usado en maquinas antiguas y algunos
supercomputadores actuales.
Dos modos de funcionamiento: Impreciso (rapido) y preciso (lento). Soluci
on
empleada en Alpha 21064 y 21164, Power-1 y 2, y MIPS R8000.
No escribir resultados hasta que lo hayan hecho las instrucciones previas )
Guardar en cola:
{ Cola de valores antiguos (chero de historia, p.e. CYBER 180/990)
{ Cola de valores nuevos (chero de futuro, p.e. PowerPC 620 y MIPS
R10000)
Completar por software las instrucciones problematicas (p.e. SPARC)
Las instrucciones emitidas contin
uan solo si las anteriores no van a producir
excepciones ) Determinar la posibilidad de excepciones antes de la etapa
EJ (p.e. MIPS R2000/3000, R4000 y Pentium)
ALU
Memoria de Instrucciones Reg Memoria de Datos Reg
76 Procesadores segmentados
CC1 CC2 CC3 CC4 CC5 CC6 CC7 CC8 CC9 CC10 CC11 CC12
ALU
LW R1 Memoria de Instrucciones Reg Memoria de Datos Reg
ALU
Inst. 1 Memoria de Instrucciones Reg Memoria de Datos Reg
ALU
Inst. 2 Memoria de Instrucciones Reg Memoria de Datos Reg
ALU
ADD R2,R1 Memoria de Instrucciones Reg Memoria de Datos Reg
ALU
OR R4,R1 Memoria de Instrucciones Reg Memoria de Datos Reg
78 Procesadores segmentados
CC1 CC2 CC3 CC4 CC5 CC6 CC7 CC8 CC9 CC10 CC11 CC12
ALU
Salto no efectivo:
Ciclo de reloj
Instr. 1 2 3 4 5 6 7 8 9
Instr. de salto IF IS RF EX DF DS TC WB
Hueco de retardo IF IS RF EX DF DS TC WB
Instr. de salto +2 IF IS RF EX DF DS TC
Instr. de salto +3 IF IS RF EX DF DS
Salto efectivo
Ciclo de reloj
Instr. 1 2 3 4 5 6 7 8 9
Instr. de salto IF IS RF EX DF DS TC WB
Hueco de retardo IF IS RF EX DF DS TC WB
Burbuja det. det. det. det. det. det. det.
Burbuja det. det. det. det. det. det.
Destino de salto IF IS RF EX DF
80 Procesadores segmentados
82 Procesadores segmentados