Segunda Entrega - Laboratorio de Control

Roberto D. Sanchez1 , David C. Tafur2

Universidad Nacional de Colombia
254515641 , 254516002
{rodsanchezdu2 , dctafurc3 }@unal.edu.co

7 de mayo de 2017

1. Modelado y Validacion

Figura 1: Planta a controlar

Usando la ley de corrientes de Kirchhoff en todos los nodos del circuito y sabiendo que la
diferencia entre los voltajes a la entrada del amplificador operacional debe ser igual a 0, se obtuvo
la siguiente funcion de transferencia que relaciona a Vin (t) con Vout (t)

Vout (s) R1 + R2
G(s) = =
Vin (s) (R2 R1 C 2 ) s2 + (R C (2 R1 R2)) s + R1
Dado que R = 10000, R1 = R2 = 4700 y C = 10F , la funcion de transferencia G(s) se
convierte en
9400
G(s) =
47s2 + 470s + 4700
Para validar que el modelo descrito por la funcion de transferencia es correcto, se utilizo la
simulacion que se muestra a continuacion

1
 + -

Capacitor
S PS
+ - + - +
Step Simulink-PS -
Converter Resistor1 Resistor2

+
Controlled Voltage Op-Amp
Source Capacitor1

+
-
+ -
Voltage Sensor
Resistor3

-
f(x) = 0 Gnd2

+
Solver
Conguration Resistor4 Gnd3

-
Gnd1

Gnd
PS S

PS-Simulink
Converter

(R1+R2)
Scope
R^2*R1*C^2.s2+R*C*(2*R1-R2).s+R1

Transfer Fcn

Los resultados se muestran en la siguiente grafica de comparacion, en donde se observa que el

modelo descrito por la funcion de transferencia G(s) es una muy buena aproximacion dado que los
resultados son identicos.

Respuesta al paso
2.5
Modelo de circuitos electricos
Modelo de funcion de transferencia

1.5
Amplitud

0.5

0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2
Tiempo(s)

2
2. Diseno y Simulacion de los Compensadores
2.1. Compensador PID
Se pide Disenar un compensador PID en configuracion paralelo CP ID1(s) para el sistema de
la Figura 1, tal que el sistema en lazo cerrado cumpla los siguientes requerimientos: (1) Error de
posicion cero, (2) Tiempo de estabilizacion inferior a la mitad del tiempo en lazo abierto, y (3)
Sobrenivel porcentual inferior a 7 %.
Para determinar el tiempo de estabilizacion de lazo abierto, se simula la respuesta del sistema
ante una entrada tipo paso de amplitud unitaria y se calcula el tiempo de estabilizacion.

Step Response
2.5

2
System: G
Settling time (seconds): 0.808

1.5
Amplitude

0.5

0
0 0.2 0.4 0.6 0.8 1 1.2
Time (seconds)

De la Figura anterior se determina que el tiempo de estabilizacion del sistema en lazo abierto
es 0,808 segundos. Ahora, con los requerimientos de diseno bien definidos es posible disenar el
compensador PID para el sistema. Para ello se escogio el metodo de diseno del Lugar de las Races
(Root-Locus).
Lo primero es calcular la region de diseno. Esto se hace usando de los requerimientos de diseno,
por lo que:

Tiempo de estabilizacion

4,5
a =
ts
4,5
a =
0,808/2
a = 11,1386

Maximo sobrepico

Mp = e 1 2

0,07 = e 1 2

De donde,

3
 = 0,646

Error de posicion: Dado que el compensador PID contiene un integrador, el error de posicon
sera 0.

omo el compensador PID es de la forma Kp + Ksi +Kd s con tres variables a calcular, es necesario
fijar dos variables como constantes y luego, por medio del lugar de las races y la region de diseno
determinar el rango de valores que puede adquirir la tercera. Para este caso se hace Kp y Ki
constantes, entonces, para dibujar el lugar de las races:

1 + C(s)G(s) = 0
200 kd s s3 + 10 s2 + 100 (2 kp + 1) s + 200 ki
+ =0
s2 + 10 s + 100 s (s2 + 10 s + 100)
200 s2 1
=
s3 + 10 s2 + 100 (2 kp + 1) s + 200 ki kd
Fijando a Kp = 200 y Ki = 5000

200 s2 1
3 2
=
s + 10 s + 40100 s + 1e06 kd
Ahora, el lugar de las races se dibuja sobre la region de diseno y all se calcula el rango de
valores que la variable Kd puede adquirir.

Root Locus
250
0.646
System: Gl
Gain: 1.28
200 Pole: -117 + 138i
Damping: 0.646
Overshoot (%): 6.99
150 Frequency (rad/s): 181

100
Imaginary Axis (seconds-1 )

50

System: Gl
-50 Gain: 4.4
Pole: -23.1 - 25.5i
Damping: 0.671
Overshoot (%): 5.81
-100
Frequency (rad/s): 34.4

-150

-200

0.646
-250
-350 -300 -250 -200 -150 -100 -50 0 50
Real Axis (seconds-1 )

En la Figura anterior se determina que 1,28 < Kd < 4,4.

Finalmente escogiendo Kd = 1,8 que esta dentro del rango, el compensador PID es:
5000
+ 1,8s CP ID1(s) = 200 +
s
La respuesta ante una entrada tipo paso de amplitud unitaria del sistema en lazo cerrado se
muestra a continuacion. All se observa que el tiempo de estabilizacion es de 0,0299 segundos, el
sobrenivel porcentual es de 3,5 % y que el error de posicion es 0.

4
 Step Response
1.2
System: Go
Peak amplitude: 1.03
Overshoot (%): 3.5
System: Go
At time (seconds): 0.00825
Settling time (seconds): 0.0299

1
System: Go
Final value: 1

0.8
Amplitude

0.6

0.4

0.2

0
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08
Time (seconds)

Para validar el diseno, se utilizo la simulacion en Simscape que se muestra a continuacion, el

compensador PID fue implementado con el bloque PID de Simulink y la planta fue implementada
con base en el desarrollo de circuitos.

+ -

Capacitor
PID(s) S PS
+ - + - +
Step PID Controller Simulink-PS -
Resistor1 Resistor2
+

Converter Controlled Voltage Op-Amp

Source Capacitor1
+ -
-

+
Resistor3
Voltage Sensor
f(x) = 0 V
-
Solver
Conguration
Gnd2 Gnd3
Gnd1
+

PS S
Resistor4
PS-Simulink
-

Converter
Gnd

Scope

Los resultados se muestran en la siguiente grafica de comparacion

5
 Step Response
1.2

Go(s) Simscape

Go(s)

0.8
Amplitude

0.6

0.4

0.2

0
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08
Time (seconds)

En la Figura anterior se observa que la respuesta del sistema en la simulacion de Simscape

no es exactamente igual que la respuesta del diseno. Esto se debe principalmente a que el bloque
PID de Simulink contiene un filtro para la accion derivativa, ademas que la simulacion basada
en el desarrollo de circuitos tiene en cuenta factores como la tolerancia de los componentes del
circuito. Sin embargo, el tiempo de estabilizacion, el sobrenivel porcentual y el error de posicion
se mantienen igual.
Para determinar otros parametros como el error de velocidad, el margen de fase, el margen de
ganancia y el ancho de banda se realizaron simulaciones en Simscape como se muestra a continua-
cion

Respuesta a una Rampa

0.12
Salida
Entrada

0.1

0.08
Amplitud

0.06

0.04

0.02

0
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09 0.1
Tiempo(s)

En la Figura anterior se observa que el error de velocidad es 0. Tanto el compensador como

la planta tienen un integrador, esto significa que para entradas tipo rampa el error de estado
estacionario es 0.

6
2.2. Compensador de atraso de fase
Se pide Disenar un compensador de atraso C1(s) tal que C1(s)G(s) alcance los siguientes
requerimientos: (1) Error de posicion inferior a 3 %, (2) Margen de fase 50 , y (3) Margen de
ganancia 10dB
Para determinar la constante k del compensador de atraso que satisface el requerimiento de
error de posicion, se usa la definicion de error de posicion
 
 1 
ep =  lim
 

 s0 1 + kG(s) 
 
 1 
ep =   
2k + 1 
por lo que,
 
 1 
 2k + 1  0,03
 

k 16,667
Se escoge k = 20 que esta dentro del rango, y se mide el margen de ganancia y el margen de
fase de k G(s).

Bode Diagram
40

30

20

10
Magnitude (dB)

-10

-20

-30

-40

-50
0

-45
Phase (deg)

-90

System: untitled1
Phase Margin (deg): 9.15
-135 Delay Margin (sec): 0.00251
At frequency (rad/s): 63.6
Closed loop stable? Yes

-180
10 -1 10 0 10 1 10 2 10 3
Frequency (rad/s)

En la Figura anterior se determina que el margen de fase es 9,15o y el margen de ganancia es

.
Para usar una red de atraso entonces:

m = 50o + 6o
m = 56o
Se calcula la frecuencia a la cual la distancia de su fase y 180o es 56o , es decir la frecuencia en
donde se tiene el margen requerido mas 6o

9400
d
= 124o
47s2 + 470s + 4700

7
 de donde,
rad
g0 = 14
s
Se calcula la magnitud del sistema en s = jg0 para determinar la atenuacion necesaria para
llevar la curva de ganancia hacia la nueva frecuencia de corte g0
 
 9400 
 47(j14)2 + 470(j14) + 4700  = 27,4dB
 

A = 27,4dB
Esta atenuacion la proveera una red de atraso de fase

27,4 = 20log10 a
a = 0,0426
T1 se calcula con el punto de insercion de la red de atraso
10
T1 =
ag0
T1 = 16,744
La ecuacion para la red de atraso es
1 + 0,7143s
C1(s) =
1 + 16,74s
Para comprobar el diseno se mide el margen de fase y el margen de ganancia de k C1(s)G(s)

Bode Diagram
40

20

0
Magnitude (dB)

-20

-40

-60

-80
0

-45
Phase (deg)

System: untitled2
Phase Margin (deg): 52.6
-90
Delay Margin (sec): 0.0675
At frequency (rad/s): 13.6
Closed loop stable? Yes

-135

-180
10 -3 10 -2 10 -1 10 0 10 1 10 2 10 3
Frequency (rad/s)

El margen de ganancia de k C1(s)G(s) es mientras que el margen de fase es de 49,7o , por

lo que no se cumplen las especificaciones de diseno. Entonces se repite el proceso de diseno, pero
esta vez con

m = 50o + 8o

8
 m = 58o
Se calcula la frecuencia a la cual la distancia de su fase y 180o es 58o , es decir la frecuencia en
donde se tiene el margen requerido mas 8o

9400
d
= 124o
47s2 + 470s + 4700
de donde,
rad
g0 = 13,7
s
Se calcula la magnitud del sistema en s = jg0 para determinar la atenuacion necesaria para
llevar la curva de ganancia hacia la nueva frecuencia de corte g0
 
 9400 
 47(j13,7)2 + 470(j13,7) + 4700  = 27,4dB
 

A = 28dB
Esta atenuacion la proveera una red de atraso de fase

28 = 20log10 a
a = 0,0398
T1 se calcula con el punto de insercion de la red de atraso
10
T1 =
ag0
T1 = 16,744
Finalmente, la ecuacion para la red de atraso es
1 + 0,7299s
C1(s) =
1 + 18,33s
Para comprobar el nuevo diseno se mide el margen de fase y el margen de ganancia de k
C1(s)G(s)

Bode Diagram
40

20

0
Magnitude (dB)

-20

-40

-60

-80
0

-45
Phase (deg)

System: untitled2
-90 Phase Margin (deg): 49.7
Delay Margin (sec): 0.0617
At frequency (rad/s): 14.1
Closed loop stable? Yes
-135

-180
10 -3 10 -2 10 -1 10 0 10 1 10 2 10 3
Frequency (rad/s)

9
 El margen de ganancia de k C1(s)G(s) es y el margen de fase es de 52,6o . En este caso
los margenes de diseno han sido cumplidos. Ahora, para calcular el error de posicion se simula el
sistema ante una entrada tipo paso de amplitud unitaria.

Step Response
1

System: Go
Final value: 0.976
0.9

0.8

0.7

0.6
Amplitude

0.5

0.4

0.3

0.2

0.1

0
0 1 2 3 4 5 6
Time (seconds)

En la Figura anterior se observa que el error de posicion es de 2,4 % que satisface el requerimiento
de diseno.
Para validar el diseno, se utilizo la simulacion en Simscape que se muestra a continuacion, tanto
el compensador como la planta fueron implementados con base en el desarrollo de circuitos.

+ -
Ganancia para error
S PS Red de Atraso
+ Capacitor
Step Simulink-PS -
Converter + - + - + - +
Controlled Voltage Op-Amp2
Source -
Resistor5 Resistor1 Resistor2
+

Op-Amp
Capacitor1
+

R10 Resistor6 + -
-

+ -
+
-

f(x) = 0 Resistor3
Voltage Sensor
Resistor9
+

Solver
V
-

Conguration Capacitor2
Gnd1 Gnd6
-

Gnd2 Gnd3
Gnd5
+

PS S
Resistor4
PS-Simulink
-

Converter
Gnd

Scope

Los resultados se muestran en la siguiente grafica de comparacion

10
 Step Response
1

Go(s)
0.9 G0(s) simulink

0.8

0.7

0.6
Amplitude

0.5

0.4

0.3

0.2

0.1

0
0 1 2 3 4 5 6
Time (seconds)

En la Figura anterior se observa que la respuesta del sistema en la simulacion de Simscape no

es exactamente igual que la respuesta del diseno. Esto se debe principalmente a que la simulacion
basada en el desarrollo de circuitos tiene en cuenta factores como la no idealidad de los componentes
electricos, la tolerancia de los componentes del circuito y el acople de impedancias entre las etapas.
Sin embargo, el error de posicion despues del estado transitorio es igual.

2.3. Compensador de adelanto de fase

Se pide disenar un compensador C2(s) de adelanto de fase tal que C2(s)G(s) alcance los
siguientes requerimientos: (1) Error de posicion inferior a 3 %, (2) Margen de fase 50 , y (3)
Margen de ganancia 10dB.
Para determinar la constante k del compensador de adelanto que satisface el requerimiento de
error de posicion, se usa la definicion de error de posicion
 
 1 
ep =  lim
 

 s0 1 + kG(s) 
 
 1 
ep =   
2k + 1 
por lo que,
 
 1 
 2k + 1  0,03
 

k 16,667
Se escoge k = 20 que esta dentro del rango, y se mide el margen de ganancia y el margen de
fase de k G(s).

11
 Bode Diagram
40

30

20

10
Magnitude (dB)

-10

-20

-30

-40

-50
0

-45
Phase (deg)

-90

System: untitled1
Phase Margin (deg): 9.15
-135 Delay Margin (sec): 0.00251
At frequency (rad/s): 63.6
Closed loop stable? Yes

-180
10 -1 10 0 10 1 10 2 10 3
Frequency (rad/s)

En la Figura anterior se determina que el margen de fase es 9,15o y el margen de ganancia es

.
Para usar una red de adelanto entonces:

= 50o 9,1535o
= 40,85o
La introduccion de la red de adelanto de fase movera la frecuencia de cruce de ganancia hacia
la derecha en el diagrama de bode por lo que habra un decremento en el margen de fase. Para
compensar esta reduccion entonces

m = + 6 o
m = 46,85o
Se calcula la constante b en donde la red de adelanto produce una frecuencia maxima

1 + sen(46,85o )
b=
1 sen(46,85o )
b = 5,08
Dado que la red proporciona una amplificacion en la curva de ganancia, esta se movera a la
derecha del diagrama de bode y la fase maxima no aparecera en la nueva frecuencia de cruce de
ganancia. Entonces se calcula la frecuencia en donde la curva de ganancia tiene una ganancia de
10log(b)
 
 9400 
 47(j)2 + 470(j) + 4700  = 10log(b)dB
 

de donde,
rad
g0 = 95,2
s
Se determina el margen de fase en g0

12
 Mf 2 = 6o
Como Mf req Mf 2 < 5, se calcula T2 con el punto de insercion de la red de adelanto
1
T2 =
bg0
T2 = 0,0046
La ecuacion para la red de adelanto es
1 + 0,02368s
C2(s) =
1 + 0,004659s
Para comprobar el diseno se mide el margen de fase y el margen de ganancia de k C1(s)G(s)

Bode Diagram
40

20

0
Magnitude (dB)

-20

-40

-60

-80
0

-45
Phase (deg)

System: untitled2
-90 Phase Margin (deg): 48.2
Delay Margin (sec): 0.00884
At frequency (rad/s): 95.2
Closed loop stable? Yes
-135

-180
10 -1 10 0 10 1 10 2 10 3 10 4
Frequency (rad/s)

El margen de ganancia de k C1(s)G(s) es mientras que el margen de fase es de 48,2o , por

lo que no se cumplen las especificaciones de diseno. Entonces se repite el proceso de diseno, pero
esta vez con

m = 50o 9,1535o + 10o

m = 50,84o
Se calcula la constante b en donde la red de adelanto produce una frecuencia maxima

1 + sen(50,84o )
b=
1 sen(50,84o )
b = 6,05
Dado que la red proporciona una amplificacion en la curva de ganancia, esta se movera a la
derecha del diagrama de bode y la fase maxima no aparecera en la nueva frecuencia de cruce de
ganancia. Entonces se calcula la frecuencia en donde la curva de ganancia tiene una ganancia de
10log(b)

13
  
 9400 
 47(j)2 + 470(j) + 4700  = 10log(b)dB
 

de donde,
rad
g0 = 99,3
s
Se determina el margen de fase en g0

Mf 2 = 6o
Como Mf actual Mf 2 < 5, se calcula T2 con el punto de insercion de la red de adelanto
1
T2 =
bg0
T2 = 0,00409
Finalmente, la ecuacion para la red de adelanto es
1 + 0,02478s
C2(s) =
1 + 0,004093s
Para comprobar el nuevo diseno se mide el margen de fase y el margen de ganancia de k
C1(s)G(s)

Bode Diagram
40

20

0
Magnitude (dB)

-20

-40

-60

-80
0

-45
Phase (deg)

System: untitled2
Phase Margin (deg): 51.6
-90
Delay Margin (sec): 0.00904
At frequency (rad/s): 99.5
Closed loop stable? Yes

-135

-180
10 -1 10 0 10 1 10 2 10 3 10 4
Frequency (rad/s)

El margen de ganancia de k C1(s)G(s) es y el margen de fase es de 51,6o . En este caso

los margenes de diseno han sido cumplidos. Ahora, para calcular el error de posicion se simula el
sistema ante una entrada tipo paso de amplitud unitaria.

14
 Step Response
1.4

1.2

System: Go
Settling time (seconds): 0.0632
1
System: Go
Final value: 0.976

0.8
Amplitude

0.6

0.4

0.2

0
0 0.02 0.04 0.06 0.08 0.1 0.12
Time (seconds)

En la Figura anterior se observa que el error de posicion es de 2,4 % que satisface el requerimiento
de diseno.
Para validar el diseno, se utilizo la simulacion en Simscape que se muestra a continuacion, tanto
el compensador como la planta fueron implementados con base en el desarrollo de circuitos.

+ -
Ganancia para error Red de Adelanto
S PS
+ Capacitor
Step Simulink-PS - +
Converter - + - + - + - +
Controlled Voltage Op-Amp2
Source Op-Amp1 -
Resistor11 Resistor1 Resistor2
+

Op-Amp
+

Capacitor1
+

+ -
Resistor12
+

f(x) = 0 Resistor8

+
-

+ -
R10 Resistor9
-

+ - + - Voltage Sensor
-

Solver Resistor3
-

V
-
Conguration Resistor7 Gnd2
Capacitor3
Gnd1 Gnd7 Gnd8
+

Resistor4 Gnd3
Gnd6
-

Gnd PS S

PS-Simulink
Converter

Scope

Los resultados se muestran en la siguiente grafica de comparacion

15
 Step Response
1.4

1.2

System: Go
Final value: 0.976
1

0.8
Amplitude

0.6

0.4

0.2

0
0 0.02 0.04 0.06 0.08 0.1 0.12
Time (seconds)

En la Figura anterior se observa que la respuesta del sistema en la simulacion de Simscape no

es exactamente igual que la respuesta del diseno. Esto se debe principalmente a que la simulacion
basada en el desarrollo de circuitos tiene en cuenta factores como la no idealidad de los componentes
electricos, la tolerancia de los componentes del circuito y el acople de impedancias entre las etapas.

2.4. Compensador de adelanto y atraso de fase

Se pide que se cumpla: ev3 %, la respuesta al paso unitario tenga Mp 50 % y que el ancho
de banda del sistema compensado sea por lo menos el doble del sistema compensado, ancho de
banda de G es 12.8 rad/s.
Para cumplir con el ancho de banda del doble, se disena de modo que la frecuencia de cruce
de ganancia sea el doble de la planta: 30.4 rad/s .Primero se halla el k para cumplir con error de
velocidad
Para esto usando la definicion de error de velocidad
1
ev = | lim
| (1)
s0 s + sC(s)G(s)
se llega a:
1
0,03 | lim sC(s)G(s)
| Aca como se espera que C(s) sea una red de adelanto para que el ancho
s0
de banda no sea menor al implementar C(s):
1 + bT s
C(s) = (2)
1 + Ts
Esta cuando el lmite tiende a cero es 1 y G(s) tiende a 2k obteniendose:
1
0,03 | 2K | Despejando se halla que:

K 16,7 (3)

Para conseguir que el error de posicion se escoge k=18. En la siguiente figura se ve la respuesta a
una rampa del sistema con el nuevo k:

16
 Step Response
1.8

1.6

1.4

1.2

1
Amplitude

0.8

0.6

0.4

0.2

0
0 0.2 0.4 0.6 0.8 1 1.2
Time (seconds)

En la cual se ve que se cumple el error de posicion.

Como se desea un margen de fase de por lo menos 50 .

Diseno red de adelanto

Primero se hallan los margenes de fase y de ganancia para la planta que se tiene KG(s)
usando un diagrama de Bode obtenido con la ayuda de Matlab:

17
 Bode Diagram
40

30 kG
20

10
Magnitude (dB)

-10

-20

-30

-40

-50
0

-45
Phase (deg)

-90
System: kG
System: kG Phase Margin (deg): 9.95
-135 Frequency (rad/s): 30.4 Delay Margin (sec): 0.00296
Phase (deg): -160 At frequency (rad/s): 58.7
Closed loop stable? Yes

-180
10-1 100 101 102
Frequency (rad/s)

Figura 2: Bode de KG(s)

En la cual se ve que el margen de fase actual es 9.95 y la frecuencia de cruce de ganancia es

wg=58.7 rad/s. Se observa que a la frecuencia deseada se tiene un margen de 20 ,tambien se
ve que el margen de ganancia es infinito y la frecuencia de cruce de fase es infinita.
Como se necesita subir el margen de fase de 60 a la frecuencia de =30.4 rad/s primero
obtenemos el margen de fase para disenar:
el cual es: Design =60-20 +5 =45 Con este valor podemos halla b:

1 + sin(Design )
b= (4)
1 sin(Desing )

Obteniendose: b=5.83

Se inserta la red en =30.4 rad/s y la ganancia a la cual se sube es 17.8 lo cual se ve en la

siguiente figura:

18
 Bode Diagram
40 System: untitled1
Frequency (rad/s): 30.4
Magnitude (dB): 17.8
20

0
Magnitude (dB)

-20

-40

-60

-80
0
KGCad

KGCadCat
-45
System: KGCadCat
Phase (deg)

Phase Margin (deg): 58.2

Delay Margin (sec): 0.0331
-90
At frequency (rad/s): 30.7
Closed loop stable? Yes
-135
System: KGCad
Phase Margin (deg): 34.4
Delay Margin (sec): 0.00475
At frequency (rad/s): 126
Closed loop stable? Yes

-180
100 101 102 103 104
Frequency (rad/s)

Figura 3: Bode de KGCad Cat

Para que la frecuencia deseada sea la frecuencia de cruce de ganancia se inserta la red de
atraso :
17,8 = 20log(a) (5)
de donde se obtiene a=0.13 y usando:
10
T1 = = 2,13 (6)
a cg

Por lo cual ya esta la red de atraso y su bode aplicado sobre el sistema se ve en la figura
3, donde se puede observar que cumple con los requerimientos de diseno. Finalmente para
comprobar que cumple con el ancho de banda del doble del sistema original, se halla su bode
de lazo cerrado, ver siguiente figura:

19
 Bode Diagram
20

0
System: untitled1
System: untitled1
Frequency (rad/s): 0.372
-20 Frequency (rad/s): 47.2
Magnitude (dB)

Magnitude (dB): -0.268

Magnitude (dB): -3.25

-40

-60

-80

-100
0

-45
Phase (deg)

System: untitled1
-90 Phase Margin (deg): 116
Delay Margin (sec): 0.0629
At frequency (rad/s): 32.1
Closed loop stable? Yes
-135

-180
10-1 100 101 102 103 104
Frequency (rad/s)

Figura 4: Bode de Go

De la figura anterior se ve que el sistema cumple con el requerimiento de tener un ancho de

banda por lo menos del doble del sistema sin compensadores.
Se procede a simular en Simscape de Matlab, como se puede ver en la siguiente figura:

RED ATRASO + -
S PS Ganancia para error=17 RED ADELANTO,k=5.83
+
Step Simulink-PS Capacitor
- + - +
Converter Controlled Voltage Op-Amp2 + - + - + - +
-
Source Resistor5 -
Op-Amp1
+

Resistor11 Resistor1 Resistor2

+

Op-Amp
+

Capacitor1
+

R10 Resistor6 Resistor12

Resistor8 + - + -
-
-

f(x) = 0
-

+ -

+
-

Resistor7 Resistor3
Voltage Sensor
+

Solver + -
Capacitor3
V
Capacitor2

-
Configuration Gnd4 Gnd7
Gnd1 Resistor9
-

Gnd2 Gnd3
Gnd6 Gnd5
+

Resistor4 PS S
-

PS-Simulink
Converter
Gnd

Scope

2683s2+53940s+158900
1.041s4+111s3+3840s2+64470s+164500

Transfer Fcn

Figura 5: Simulacion en Simscape

usando los datos de salida del circuito se grafican con la repuesta al paso del sistema y se
obtiene la siguiente figura:

20
 Step Response
1.2
Go
Go Simscape

0.8
Amplitude

0.6

0.4

0.2

0
0 0.2 0.4 0.6 0.8 1 1.2
Time (seconds)

Figura 6: Simulacion en Simscape

De la cual se puede ver que son aunque tiene una ligera diferencia, mnima, esto es debido a
que los componentes electricos del circuito no son ideales, pero sus respuestas son identicas
y se cumple con el objetivo de hacer la simulacion del circuito igual a la respuesta al paso
del sistema.

3. Diseno, simulacion, validacion e implementacion de con-

troladores - Motor DC
3.1. Compensador PID
Se pide disenar un compensador PID en configuracion paralelo CP ID1(s), tal que el sistema
en lazo cerrado cumpla los siguientes requerimientos: (1) Error de posicion cero, (2) Tiempo de
estabilizacion inferior a la mitad del tiempo en lazo abierto, y (3) Sobrenivel porcentual inferior a
7 %.
Para determinar el tiempo de estabilizacion de lazo abierto, se simula la respuesta del sistema
ante una entrada tipo paso de amplitud unitaria y se calcula el tiempo de estabilizacion.

21
 Step Response
0.09

0.08 System: G
Settling time (seconds): 0.215

0.07

0.06

0.05
Amplitude

0.04

0.03

0.02

0.01

0
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5
Time (seconds)

De la Figura anterior se determina que el tiempo de estabilizacion del sistema en lazo abierto
es 0,215 segundos. Ahora, con los requerimientos de diseno bien definidos es posible disenar el
compensador PID para el sistema. Para ello se escogio el metodo de diseno del Lugar de las Races
(Root-Locus).
Lo primero es calcular la region de diseno. Esto se hace usando de los requerimientos de diseno,
por lo que:

Tiempo de estabilizacion

4,5
a =
ts
4,5
a =
0,215/2
a = 41,8605

Maximo sobrepico

Mp = e 1 2

0,07 = e 1 2

De donde,

= 0,646

Error de posicion: Dado que el compensador PID contiene un integrador, el error de posicon
sera 0.

omo el compensador PID es de la forma Kp + Ksi +Kd s con tres variables a calcular, es necesario
fijar dos variables como constantes y luego, por medio del lugar de las races y la region de diseno
determinar el rango de valores que puede adquirir la tercera. Para este caso se hace Kp y Ki
constantes, entonces, para dibujar el lugar de las races:

22
 1 + C(s)G(s) = 0
1,53674 kd s s2 + 1,53674 (kp + 11,8357) s + 1,53674 ki
+ =0
s + 18,1884 s (s + 18,1884)
s2 1
=
0,650728 (s2 + 1,53674 (kp + 11,8357) s + 1,53674 ki) kd
Despues de un proceso de iteracion para determinar cuales valores de Kp y Ki logran introducir
el lugar de las races dentro de la region de diseno, se determina que dichos valores no pueden ser
implementados en la plataforma Hardware-Software, por lo que, para continuar el diseno se debe
ignorar uno de los requerimientos de diseno. En este caso se ignora el requerimiento de tiempo de
estabilizacion, y entonces, fijando a Kp = 98 y Ki = 110

s2 1
3 2
=
0,6507s + 11,84s + 98s + 110 kd
Ahora, el lugar de las races se dibuja sobre la region de diseno y all se calcula el rango de
valores que la variable Kd puede adquirir.

Root Locus
8
0.646

4
System: Gl
Gain: 38.7
Pole: -0.98 + 1.12i
Damping: 0.657
2 Overshoot (%): 6.47
Imaginary Axis (seconds-1 )

Frequency (rad/s): 1.49

-2

-4

-6

0.646
-8
-20 -15 -10 -5 0 5
Real Axis (seconds-1 )

En la Figura anterior se determina que 0 < Kd < 38,7.

Finalmente escogiendo Kd = 25 que esta dentro del rango, el compensador PID es:
110
+ 25s CP ID1(s) = 98 +
s
La respuesta ante una entrada tipo paso de amplitud unitaria del sistema en lazo cerrado se
muestra a continuacion. All se observa que el tiempo de estabilizacion es de 2,31 segundos, el
sobrenivel porcentual es de 6,36 % y que el error de posicion es 0.

23
 Step Response
1.2

System: Go
1 Peak amplitude: 1.06 System: Go
Overshoot (%): 6.36 Settling time (seconds): 2.31 System: Go
At time (seconds): 1.18 Final value: 1

0.8
Amplitude

0.6

0.4

0.2

0
0 0.5 1 1.5 2 2.5 3 3.5
Time (seconds)

Para validar el diseno, se utilizo la simulacion en Simulink que se muestra a continuacion, el

compensador PID fue implementado con el bloque PID de Simulink y la planta fue implementada
con el bloque funcion de transferencia.

0.084493
PID(s)
0.054981s 2+s
Step PID Controller Scope
Transfer Fcn

Los resultados se muestran en la siguiente grafica de comparacion

24
 Step Response
1.2
Go(s)
Go(s) simulink

0.8
Amplitude

0.6

0.4

0.2

0
0 0.5 1 1.5 2 2.5 3 3.5
Time (seconds)

En la Figura anterior se observa que la respuesta del sistema en la simulacion es exactamente

igual que la respuesta del diseno.
Para determinar otros parametros como el error de velocidad, el margen de fase, el margen de
ganancia y el ancho de banda se realizaron simulaciones en Simulink como se muestra a continuacion

3.5
Entrada
Salida

2.5

2
Amplitud

1.5

0.5

0
0 0.5 1 1.5 2 2.5 3
Tiempo(s)

En la Figura anterior se observa que el error de velocidad es 0. Tanto el compensador como

la planta tienen un integrador, esto significa que para entradas tipo rampa el error de estado
estacionario es 0.
El diseno fue implementado en la plataforma Hardware-Software y se obtuvo el siguiente resul-
tado

25
 1.2
X: 6.229
Y: 1.089 X: 7.913
Y: 1.05
X: 15.81
Y: 0.9962
1

0.8
Posicin

0.6

0.4

0.2

X: 2.149
Y: 0
0
0 5 10 15 20 25 30
Tiempo(s)

En la figura anterior se observa que el tiempo de estabilizacion es de 5,764 segundos, el sobrenivel

porcentual es de 8,9 % y que el error de posicion es 0,38 %.

3.2. Compensador de atraso de fase

Se pide Disenar un compensador de atraso C1(s) tal que C1(s)G(s) alcance los siguientes
requerimientos: (1) Error de velocidad inferior a 2 %, (2) Margen de fase 60o , y (3) Margen de
ganancia 12dB
Para determinar la constante k del compensador de atraso que satisface el requerimiento de
error de velocidad, se usa la definicion de error de velocidad
 
 1 
ev =  lim
 

 s0 s + skG(s) 
 
 1 
ev =  
0,08449k 
por lo que,
 
 1 
 0,08449k  0,03
 

k 591,786
Se escoge k = 560 que esta dentro del rango, y se mide el margen de ganancia y el margen de
fase de k G(s).

26
 Bode Diagram
40

20

0
Magnitude (dB)

-20

-40

-60

-80
-90

-120 System: untitled1

Phase Margin (deg): 34.3
Phase (deg)

Delay Margin (sec): 0.0225

At frequency (rad/s): 26.6
Closed loop stable? Yes

-150

-180
10 0 10 1 10 2 10 3
Frequency (rad/s)

En la Figura anterior se determina que el margen de fase es 34,3o y el margen de ganancia es

.
Para usar una red de atraso entonces:

m = 60o + 6o
m = 66o
Se calcula la frecuencia a la cual la distancia de su fase y 180o es 66o , es decir la frecuencia en
donde se tiene el margen requerido mas 6o

0,08449
d
= 114o
0,05498s2 + s
de donde,
rad
g0 = 7,96
s
0
Se calcula la magnitud del sistema en s = jg para determinar la atenuacion necesaria para
llevar la curva de ganancia hacia la nueva frecuencia de corte g0
 
 0,08449 
 0,05498(j)2 + j  = 14,7dB
 

A = 14,7dB
Esta atenuacion la proveera una red de atraso de fase

14,7 = 20log10 a
a = 0,184
T1 se calcula con el punto de insercion de la red de atraso
10
T1 =
ag0
T1 = 6,824

27
 La ecuacion para la red de atraso es
1 + 1,256s
C1(s) =
1 + 6,825s
Para comprobar el diseno se mide el margen de fase y el margen de ganancia de k C1(s)G(s)

Bode Diagram
100

80

60

40
Magnitude (dB)

20

-20

-40

-60

-80
-90

-120
System: untitled2
Phase (deg)

Phase Margin (deg): 61.6

Delay Margin (sec): 0.134
At frequency (rad/s): 8.01
Closed loop stable? Yes
-150

-180
10 -2 10 -1 10 0 10 1 10 2 10 3
Frequency (rad/s)

El margen de ganancia de k C1(s)G(s) es mientras que el margen de fase es de 61,6o , por

lo que se cumplen las especificaciones de diseno. Ahora, para calcular el error de posicion se simula
el sistema ante una entrada tipo rampa.

Respuesta ante una rampa

3
Entrada
Salida

2.5

2
Posicin

1.5

0.5

0
0 0.5 1 1.5 2 2.5 3
Tiempo(s)

En la figura anterior se observa que el error de velocidad es de 2,46 %. Para validar el diseno,
se utilizo la simulacion en Simulink que se muestra a continuacion, el compensador PID fue imple-
mentado con el bloque lag-lead network de Simulink y la planta fue implementada con el bloque
funcion de transferencia.

28
 1+T1s 0.084493
k
1+T2s 0.054981s 2+s
Step Gain Lead-Lag Transfer Fcn Scope
Filter

Los resultados se muestran en la siguiente grafica de comparacion

Step Response
1.2
Go(s)
Go(s) simulink

0.8
Amplitude

0.6

0.4

0.2

0
0 0.5 1 1.5 2 2.5 3
Time (seconds)

En la Figura anterior se observa que la respuesta del sistema en la simulacion es exactamente

igual que la respuesta del diseno.

3.3. Compensador de adelanto de fase

Se pide disenar un compensador C2(s) de adelanto de fase tal que C2(s)G(s) alcance los
siguientes requerimientos: (1) Error de velocidad inferior a 5 %, (2) Margen de fase 70 , y (3)
Margen de ganancia 10dB.
Para determinar la constante k del compensador de adelanto que satisface el requerimiento de
error de velocidad, se usa la definicion de error de velocidad
 
 1 
ev =  lim
 

 s0 s + skG(s) 
 
 1 
ev =  
0,08449k 
por lo que,
 
 1 
 0,08449k  0,05
 

k 236,714

29
 Se escoge k = 237 que esta dentro del rango, y se mide el margen de ganancia y el margen de
fase de k G(s).

Bode Diagram
30

20

10

0
Magnitude (dB)

-10

-20

-30

-40

-50

-60

-70
-90

-120
Phase (deg)

System: untitled1
Phase Margin (deg): 49.9
Delay Margin (sec): 0.0569
-150 At frequency (rad/s): 15.3
Closed loop stable? Yes

-180
10 0 10 1 10 2 10 3
Frequency (rad/s)

En la Figura anterior se determina que el margen de fase es 49,9o y el margen de ganancia es

.
Para usar una red de adelanto entonces:

= 70o 49,9o
= 20,1o
La introduccion de la red de adelanto de fase movera la frecuencia de cruce de ganancia hacia
la derecha en el diagrama de bode por lo que habra un decremento en el margen de fase. Para
compensar esta reduccion entonces

m = + 15o
m = 35,1o
Se calcula la constante b en donde la red de adelanto produce una frecuencia maxima

1 + sen(35,1o )
b=
1 sen(35,1o )
b = 3,20
Dado que la red proporciona una amplificacion en la curva de ganancia, esta se movera a la
derecha del diagrama de bode y la fase maxima no aparecera en la nueva frecuencia de cruce de
ganancia. Entonces se calcula la frecuencia en donde la curva de ganancia tiene una ganancia de
10log(b)
 
 0,08449 
 0,05498(j)2 + j  = 10log(b)dB
 

de donde,
rad
g0 = 22,5
s

30
 Se determina el margen de fase en g0

Mf 2 = 40o
Como Mf req Mf 2 < 15, se calcula T2 con el punto de insercion de la red de adelanto
1
T2 =
bg0
T2 = 0,024
La ecuacion para la red de adelanto es
1 + 0,07951s
C2(s) =
1 + 0,02484s
Para comprobar el diseno se mide el margen de fase y el margen de ganancia de k C2(s)G(s)

Bode Diagram
30

20

10

0
Magnitude (dB)

-10

-20

-30

-40

-50

-60

-70 System: untitled2

-90 Phase Margin (deg): 70.5
Delay Margin (sec): 0.0547
At frequency (rad/s): 22.5
Closed loop stable? Yes

-120
Phase (deg)

-150

-180
10 0 10 1 10 2 10 3
Frequency (rad/s)

El margen de ganancia de k C2(s)G(s) es mientras que el margen de fase es de 70,5o , por

lo que se cumplen las especificaciones de diseno.
Ahora, para calcular el error de posicion se simula el sistema ante una entrada tipo rampa.

31
 0.45

Salida
Entrada

0.4

0.35

0.3

0.25

0.2

0.15

0.1

0.05

0
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45

En la figura anterior se observa que el error de velocidad es de 3,52 %. Para validar el diseno,
se utilizo la simulacion en Simulink que se muestra a continuacion, el compensador PID fue imple-
mentado con el bloque lag-lead network de Simulink y la planta fue implementada con el bloque
funcion de transferencia.

1+T1s 0.084493
k
1+T2s 0.054981s 2+s
Step Gain Lead-Lag Transfer Fcn Scope
Filter

Los resultados se muestran en la siguiente grafica de comparacion

32
 Step Response
1
Go(s)
Go(s) simulink
0.9

0.8

0.7

0.6
Amplitude

0.5

0.4

0.3

0.2

0.1

0
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45
Time (seconds)

En la Figura anterior se observa que la respuesta del sistema en la simulacion es exactamente

igual que la respuesta del diseno.

33