Laboratorio N: 03
Fecha: 02 - 08 - 10
Arequipa Per
2do. Laboratorio
Tema: Estudio de las compuertas lgicas digitales mediante los circuitos integrados
de tipo TTL.
Equipos y Materiales:
- Osciloscopio, Multmetro.
- Mdulo Digital.
- Kit de Componentes.
1ra. Parte
1.1.- Conectar los circuitos que se indican en la figura y llenar la tabla respectiva:
Variar las entradas en todas las combinaciones posibles con los SW1 y SW2.
El punto TP1 (Test Point), conectar al CH1 del Osciloscopio y mida el voltaje.
Conecte el multmetro y mida el nivel de tensin respectivo.
De acuerdo a los datos obtenidos indique qu nivel lgico corresponde a cada
una de las mediciones efectuadas.
TP1 NO DATA
SW1 DC V
0V
U1A
SW2
0V
74LS08
TP1 NO DATA
SW1 DC V
0V
U1A
SW2
0V
74LS00
SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO
0 0 4.24 V 4.25 V 1
0 1 4.29 V 4.28 V 1
1 0 4.27 V 4.26 V 1
1 1 158 mV 0.14 V 0
TP1 NO DATA
SW1 DC V
0V
U1A
SW2
0V
74LS32
TP1 NO DATA
SW1 DC V
0V
U1A
SW2
0V
74LS86
Circuito # 5-a: Compuerta Lgica NOR exclusiva o XNOR con Salida de Colector
Abierto
TP1 NO DATA
SW1 DC V
0V
U1A
SW2
0V
74LS266
SW1 SW2 TP1 (OSC) VOLTIOS NIVEL LGICO
0 0 1.22 V 1.21 V (V)
0 1 241 mV 0.24 V 0
1 0 241 mV 0.24 V 0
1 1 1.22 V 1.21 V (V)
Circuito # 5-b: Compuerta Lgica NOR exclusiva o XNOR con Salida de Colector
Abierto y resistencia desde salida a Vcc
V1
5V
+V
TP1 NO DATA
SW1 R1 DC V
0V 1k
U1A
SW2
0V
74LS266
TP1 NO DATA
DC V
SW1
0V U1A
74LS04
TP1 NO DATA
SW1 DC V
0V
U1A
SW2
0V
74LS09
V1
5V
+V
TP1 NO DATA
SW1 R1 DC V
0V 1k
U1A
SW2
0V
74LS09
V3
5V
+V
TP1 NO DATA
R1 DC V
74LS126 1k
SW1
5V U2A
G
SW2
0V
Para el caso de compuertas Triestado, podemos observar tambin que se presentan dos
casos: Con la resistencia R =1K puesta desde la salida del buffer hacia Vcc (Circuito
# 9-a) observamos que, para cuando la patilla de Habilitacin / Inhibicin: G est en
0, no importando qu nivel lgico tenga la entrada: IN, obtenemos en la salida un
nivel lgico alto: esto se debe a que en la salida se ha establecido conexin con la
alimentacin Vcc=5V (el nivel lgico se ha denotado como: 1(Z)). Sin esa conexin
(Circuito # 9-b) hubiramos tenido un circuito abierto, lo cual denominaramos como
alta impedancia (el nivel lgico se ha denotado como: 0(Z))
Circuito # 9-b: Buffer de tres estados, Triestado (Tri-State) sin resistencia desde
salida a Vcc
TP1 NO DATA
DC V
74LS126
SW1
5V U2A
SW2
0V
Circuito # 10:
OSCILOSCOPIO L1 OSCILOSCOPIO
CH1 CH2
CUESTIONARIO:
b. Retraso de Propagacin
Cuando una seal digital pasa a travs de un circuito lgico, siempre experimenta un
retraso o retardo temporal llamado RETRASO DE PROPAGACIN. Este tiempo
es muy importante porque limita la frecuencia mxima a la que es posible trabajar.
En la familia CMOS el retraso no proviene solamente del tiempo que requieren los
transistores en cambiar de estado sino tambin del tiempo que requiere la
Capacitancia de las compuertas del Fan-Out en cargarse y descargarse. El retraso
debido al tiempo de transicin de los transistores se le conoce como Retraso
Intrnseco, mientras que el retraso debido a la capacitancia se le conoce como
Retraso Extrnseco. El Retraso Intrnseco es una funcin que depende en gran
medida del Fan-In (nmero de entradas que presenta una compuerta) de la compuerta;
mientras que el Retraso Extrnseco depende del Fan-Out (nmero mximo de
compuertas que pueden conectarse a la salida de una compuerta ya que la corriente
que sta puede entregar es limitada). Las compuertas con un Fan-In grande tienen
mayor retraso intrnseco que las compuertas con un Fan-In pequeo.
Las Entradas Flotantes de un C.I. son entradas activas no utilizadas o sin conectar,
las cuales no se deben dejar sin determinar su estado o nivel lgico. Representan el
mayor motivo de los quebraderos de cabeza de los problemas de estabilidad.
Cuando una entrada de un circuito TTL se deja sin conectar, al aire o tambin
flotante, el efecto que produce es como si se conectara a nivel alto (2 a 5V). No se
deben dejar las entradas flotantes, ya que se comportan como una especie de
antena; pueden captar seales externas de ruido de carcter electromagntico, lo
cual puede perturbar el funcionamiento si el nivel de ruido elctrico ambiental es
suficientemente grande.
En el caso de la tecnologa CMOS, el problema es an mayor, ya que las entradas
flotantes producen el efecto de una polarizacin lineal, dando en la salida un estado
de tensin intermedio y fluctuante en funcin del ruido elctrico ambiental, lo cual
produce un consumo irregular y que puede ser excesivo, pudiendo incluso perturbar
el funcionamiento de otros circuitos del C.I.
La solucin general, consiste en unir las entradas no utilizadas con otras s utilizadas
o bien conectarlas a masa o positivo, segn el tipo de circuito, de manera que el
funcionamiento sea el correcto: Por ejemplo, si en un biestable no se emplea la
entrada de clear, y sta se activa por nivel bajo, dicha entrada se fijar a nivel alto
(+Vcc) (si se fijara a nivel bajo, el clear, estara continuamente activado y la salida
quedara fija a cero). Una cosa que no se debe hacer por norma, es conectar a masa
las entradas no utilizadas, ya que en el caso de, por ejemplo, una compuerta NAND,
la salida quedara fija en estado alto.
C.I. 74LS08:
C.I. 74LS09:
La Tabla de Verdad del C.I. 74LS09 al igual que la del C.I. 74LS08, han sido deducidas
anteriormente como parte del desarrollo de este laboratorio.
Si hacemos que trabaje sin la resistencia: R=1K conectada desde su salida a Vcc,
tendramos la Tabla de Verdad de la Compuerta Lgica AND la cual definimos con el
C.I. 74LS08. Tambin con el C.I. 74LS09 (con su resistencia R=1K conectada desde su
salida a Vcc) Cudruple Compuerta AND con salida de Colector Abierto (Open
Collector).
TP1 NO DATA
DC V
74LS126
SW1
5V U2A
SW2
0V
SW1 (IN) SW2 (G) TP1 (OSC) VOLTIOS NIVEL LGICO
0 0 0.00 V 0.00 V 0 (Z)
0 1 0.101 V 0.10 V 0
1 0 0.00 V 0.00 V 0 (Z)
1 1 3.57 V 3.58 V 1
CONCLUSIONES: