A Flip-flop Circuit of Master Slave

Review Jurnal
Diajukan Untuk Memenuhi Tugas Besar Rangkaian Sistem Digital

Ditulis oleh
Maerin Novitasari 1406470
Risna Desmayanti 1401788
Sita Kartina Zulkhijah 1406140
Wina Yulinar 1400676

DEPARTEMEN PENDIDIKAN ILMU KOMPUTER

FAKULTAS PENDIDIKAN MATEMATIKA DAN ILMU PENGETAHUAN ALAM
UNIVERSITAS PENDIDIKAN INDONESIA
BANDUNG
2017
1.1 Judul Jurnal

Dalam mengulas kedua jurnal yang memiliki kesamaan dalam penggunaan metode dan
penerapan materi, kelompok kami memilih jurnal yang memiliki range waktu yang cukup jauh
yaitu jurnal tahun 1992 dengan jurnal 2005 yang memiliki judul berikut:

Master-slave clocked flip-flop circuit

Master-slave-type scanning flip-flop circuit for high-speed operation with reduced load
capacity of clock controller

1.2 Review Jurnal

Sebuah flip-flop tipe master-slave dari struktur CMOS tidak memiliki transistor P channel
antara node dari flip-flop master dan slave flip-flop. Hanya satu transistor MOS dengan saluran
P yang ada dalam rute arus yang mengendalikan waktu naik dan waktu keluaran sinyal output,
sehingga memungkinkan untuk berfungsi dengan kecepatan tinggi. (Aoki, 1992)

Sirkuit flip-flop pemindai tipe master-slave dapat beroperasi pada kecepatan yang lebih
tinggi dengan mengurangi kapasitas beban clock controller. Sirkuit pemindai flip-flop tipe
master-slave digunakan untuk menguji perangkat sirkuit terpadu semikonduktor, dan memiliki
hubungan antara master dan slave masing-masing berguna untuk menahan sinyal input
sementara, kontroler pemindai utama, clock controller. Scan pengontrol pemindai yang
pertama menerima sinyal output dari master latch dan mengeluarkan sinyal keluaran yang
diterima dalam sinkronisme dengan clock scan yang merupakan clock untuk menguji
perangkat rangkaian terpadu yang bersifat semikonduktor, saat perangkat sirkuit terpadu
semikonduktor dilakukan pengujian. Clock controller menerima sinyal output dari pengontrol
pemindaian pertama dan mengeluarkan sinyal keluaran yang diterima ke unit slave dalam
sinkronisme dengan clock yang telah ditentukan saat dalam mode operasi normal. Pengontrol
pemindai kedua memiliki terminal masukan yang terhubung ke terminal keluaran dari
pengontrol pemindaian pertama, dan mengeluarkan sinyal pemindaian yang sesuai dengan
sinyal pemindaian yang merupakan sinyal masukan untuk menguji perangkat rangkaian
terpadu semikonduktor, dalam sinkronisme dengan cclock scan saat perangkat sirkuit terpadu
semikonduktor diuji. (Matsushima, 2005).
1.2.1 Latar Belakang Penemuan

Master-slave clocked flip-flop circuit:

Penemuan ini berhubungan dengan flip-flop dari rangkaian terpadu semikonduktor tipe CMOS,
khususnya pada flip-flop tipe master-slave untuk memegang nilai logika dalam rangkaian yang
logis.
Master-slave-type scanning flip-flop circuit for high-speed operation with reduced load capacity
of clock controller:
Penemuan ini berhubungan dengan sirkuit pemindai flip-flop untuk digunakan sebagai sirkuit flip-
flop dalam pengujian perangkat sirkuit terpadu semikonduktor.

1.2.2 Gambar Rangkaian

Gambar 1. Rangkaian Master-slave clocked flip-flop

 Gambar 2. Rangkaian Master-slave-type scanning flip-flop for high-speed operation with
reduced load capacity of clock controller

1.3 Kesimpulan

Kesimpulan yang kami ambil dari kedua jurnal tersebut yaitu pada jurnal yang berjudul
Master-slave clocked flip-flop membahas mengenai penemuan tentang sirkuit flip-flop yang terdiri
dari sirkuit flip-flop pertama dari struktur CMOS, rangkaian flip-flop kedua dari struktur CMOS,
sepasang gerbang transfer pertama dari transistor MOS saluran N untuk menghubungkan sepasang
dari simpul input-output dari rangkaian flip-flop pertama, masing-masing ke sepasang node input-
output dari flip-flop kedua, sepasang gerbang transfer kedua dari transistor MOS saluran N,
masing-masing untuk menghubungkan sepasang input-output dari rangkaian flip-flop pertama ke
terminal masukan data kebenaran dan komplementer, berarti untuk menghubungkan sepasang
node input-output dari sirkuit flip-flop kedua, masing-masing ke terminal keluaran data kebenaran
dan komplementer, berarti untuk mengaktifkan flip-flop kedua sirkuit sesuai dengan clock-signal
pertama, dan sarana untuk mengaktifkan rangkaian flip-flop pertama sesuai dengan clock-signal
kedua, dimana pasangan gerbang transfer kedua dinyalakan sesuai dengan clock-signal pertama
dan trans pertama. Pasangan gerbang tersebut dinyalakan sesuai dengan clock-signal kedua.
 Sedangkan pada jurnal yang berjudul Master-slave-type scanning flip-flop circuit for high-
speed operation with reduced load capacity of clock controller membahas tentang penemuan
sirkuit pemindai flip-flop digunakan untuk menguji perangkat sirkuit terpadu semikonduktor, dan
memiliki latch master dan latch slave masing-masing untuk sementara menahan sinyal masukan,
kontroler pemindai pertama, pengontrol jam, dan pengontrol pemindaian kedua. Sirkuit flip-flop
memindai operasi sebagai sirkuit flip-flop kelas D. Pengontrol pemindai pertama menerima sinyal
keluaran dari latch master dan mengeluarkan sinyal yang diterima dalam sinkronisme dengan
clock scan yang merupakan clock untuk menguji perangkat rangkaian terpadu semikonduktor, saat
perangkat sirkuit terpadu semikonduktor diuji. Pengontrol jam menerima sinyal output dari
pengontrol pemindaian pertama dan mengeluarkan sinyal keluaran yang diterima ke unit slave
dalam sinkronisme dengan jam yang telah ditentukan saat dalam mode operasi normal. Pengontrol
pemindai kedua memiliki terminal masukan yang terhubung ke terminal keluaran dari pengontrol
pemindaian pertama, dan mengeluarkan sinyal pemindaian yang sesuai dengan sinyal pemindaian
yang merupakan sinyal masukan untuk menguji perangkat rangkaian terpadu semikonduktor,
dalam sinkronisme dengan memindai jam saat perangkat sirkuit terpadu semikonduktor diuji.

Pada sirkuit pemindaian flip-flop di atas, karena pengontrol pemindai kedua terhubung ke
terminal keluaran dari pemindaian pertama, daripada clock control, kapasitas beban clock control
terhubung dalam jalur sinyal saat pemindai flip-flop sirkuit berada dalam mode operasi normal
dikurangi untuk mempersingkat waktu.
Daftar Pustaka
Aoki, Y. (1992). U.S. Patent No. 5,170,074. Washington, DC: U.S. Patent and Trademark Office.

Matsushima, Y. (2005). U.S. Patent No. 6,968,486. Washington, DC: U.S. Patent and Trademark Office.