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CENTRO FEDERAL DE ENSINO TECNOLGICO DE SANTA CATARINA

UNIDADE DESCENTRALIZADA DE SO JOS


CURSO TCNICO DE TELECOMUNICAES

ELETRNICA
DIGITAL 1
CAPTULO 4 FLIP-FLOP E LATCH

Prof. Jorge H. B. Casagrande ABRIL 2005


CAPTULO 4 FLIP-FLOP E LATCH

SUMRIO

4. Flip Flops........................................................................................................ 1

4.1 Introduo...................................................................................................... 1
4.2 Flip-Flop R-S (ResetSet)............................................................................. 2
4.3 Flip-Flops com clock ..................................................................................... 3
4.3.1 Flip-Flop R-S com clock ...................................................................... 4

4.4 Flip-Flop J-K ................................................................................................. 5


4.5 Flip-Flop T ("Toggle") ................................................................................. 5
4.6 Flip-Flop D..................................................................................................... 6
4.7 Latch D........................................................................................................... 7
4.8 Entradas assncronas .................................................................................... 7
4.9 Temporizaes dos Flip-Flops...................................................................... 9

Atrasos de Propagao............................................................................. 9

Freqncia mxima de clock (fMAX)...................................................... 10

Largura dos pulsos assncronos ............................................................ 10

Tempos de transio do clock................................................................ 10

Circuitos comerciais............................................................................... 10

4.10 Circuitos Comerciais................................................................................... 14


4.11 Exerccios ..................................................................................................... 17
4.12 Referncias Bibliogrficas.......................................................................... 30

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CAPTULO 4 FLIP-FLOP E LATCH

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CAPTULO 4 FLIP-FLOP E LATCH

4. Flip Flops

4.1 Introduo

Os circuitos digitais podem ser classificados como circuitos combinacionais ou


seqenciais. Os circuitos combinacionais so aqueles onde as sadas dependem
apenas dos nveis lgicos colocados nas entradas. A mesma combinao de entrada
sempre produzir o mesmo resultado na sada, porque circuitos combinacionais
no possuem memria.

Por outro lado, entende-se por circuitos seqenciais queles cuja sada em um
determinado instante de tempo no depende apenas das entradas naquele instante
de tempo, mas tambm das entradas anteriores e da seqncia como elas foram
aplicadas. A maioria dos sistemas digitais composta tanto por circuitos
combinacionais como de elementos de memria. Os circuitos de memria mais
utilizados em circuitos seqenciais tratam-se dos Flip-Flops e os circuitos
"LATCH" que so dispositivos biestveis (possuem dois estados estveis (0,1)).
Eles permanecem em um destes dois estados at ocorra algum evento que o faa
assumir o outro estado estvel. O fato do flip-flop manter uma informao ao longo
do tempo o caracteriza como um dispositivo de memria.

Fig.1 Circuito Combinacional

Fig.2 Circuito Seqencial

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CAPTULO 4 FLIP-FLOP E LATCH

4.2 Flip-Flop R-S (ResetSet)

O circuito bsico do flip-flop R-S mostrado abaixo:

Fig. 3 Circuito lgico do flip-flop R-S com portas NAND

Neste circuito o estado futuro das sadas Q e seu complemento Q dependem das
entradas R e S e do estado atual das sadas, conforme mostrado na Tabela 1. Nas
tabelas verdade dos Flip-Flops, Q refere-se ao estado atual da sada, e Q0 refere-se
ao estado anterior da sada Q. Na ocorrncia de um estado no qual as sadas Q e Q
no forem complementares, ser indicado atravs de um asterisco (*) que o estado
proibido.

Tabela 1 Tabela verdade de um Flip-Flop R-S

Caso Q0 Q0 S R Q Q
1 0 1 0 0 0 1
1 0 0 0 1 0
2 0 1 0 1 0 1
1 0 0 1 0 1
3 0 1 1 0 1 0
1 0 1 0 1 0
4 0 1 1 1 1* 1*
1 0 1 1 1* 1*

No caso 1, com S = 0 e R = 0, as sadas Q e Q permaneceram com o estado


anterior ( Q0 ), isto , o valor anterior da sada permanece memorizado. No caso 2,
com S = 0 e R = 1, independente do estado anterior a sada Q vai para 0 e Q vai
para 1. No caso 3, com S = 1 e R = 0, a sada Q vai para 1 e Q vai para 0. No caso
4, com S = 1 e R = 1, as sadas Q e Q vo para 1, entrando em um estado proibido.

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CAPTULO 4 FLIP-FLOP E LATCH

Uma tabela verdade simplificada e o smbolo do flip-flop R-S so:

S R Q Q
0 0 Q0 Q0
1 0 1 0
0 1 0 1
1 1 * *

Fig.4 Simbologia do flip-flop R-S e tabela verdade

O circuito do flip-flop R-S tambm pode ser implementado usando portas NOR.
Basta utilizar o equivalente Morgan.

4.3 Flip-Flops com clock

Circuitos que utilizam clock so chamados de circuitos sncronos. Muitos flip-flops


utilizam um sinal de clock para determinar o momento em que suas sadas mudaro
de estado. O sinal de clock comum para todas as partes do circuito. Normalmente,
o sinal de clock uma onda quadrada. Quando o circuito do Flip-Flop utiliza
diretamente o nvel alto ou baixo para determinar a mudana das sadas,
denominamos este circuito de LATCH, e o sinal de disparo denominado de
ENABLE. Nos Flip-Flops a sada pode mudar de estado durante uma transio
positiva (nvel 0 para nvel 1) ou transio negativa (nvel 1 para nvel 0). A
representao grfica do tipo de clock :

Fig. 5 Simbologia de flip-flops com clock na transio (Borda ou Edge) de subida e


descida

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CAPTULO 4 FLIP-FLOP E LATCH

O detector de transio um circuito que habilitar, por alguns instantes, as


entradas, durante a transio de CLOCK. O circuito tpico de um detector de
transio mostrado na Fig. 6:

Fig. 6 Circuitos detectores de transio positiva e negativa

Os tempos dos pulsos de CLK* correspondem aos tempos de atraso da porta


INVERSORA, em torno de 5 ns (depende da famlia lgica tambm!)

4.3.1 Flip-Flop R-S com clock

O circuito interno mostrado abaixo:

Fig. 7 Circuito lgico interno do flip-flop R-S com clock

O smbolo do flip-flop R-S com clock e a tabela verdade so:

4
CAPTULO 4 FLIP-FLOP E LATCH

S R Clk Q Q
X X 0 Q0 Q0
0 0 Q0 Q0
1 0 1 0
0 1 0 1
1 1 * *

S R Clk Q Q
X X 0 Q0 Q0
0 0 Q0 Q0
1 0 1 0
0 1 0 1
1 1 * *

Fig. 8 Flip-flop R-S com clock

4.4 Flip-Flop J-K

O smbolo do flip-flop J-K e a tabela verdade so:

J K Clk Q Q
X X 0 Q0 Q0
0 0 Q0 Q0
1 0 1 0
0 1 0 1
Erro!
1 1 Q0 Q0

Fig. 9 Flip-flop J-K

O funcionamento do flip-flop J-K semelhante ao do R-S. A diferena que o


flip-flop J-K no possui a condio proibida. Na situao em que J = K = 1 a sada
complementada.

4.5 Flip-Flop T ("Toggle")

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CAPTULO 4 FLIP-FLOP E LATCH

um flip-flop com uma nica entrada, onde J e K so conectados em um nico


ponto denominado de entrada T. O smbolo e a tabela verdade deste flip-flop so
mostrados na Fig. 10. Se a entrada T for levada a 1 este flip-flop opera como um
divisor de freqncia.

T CLK Q Q
T X 0,1 Q0 Q0
0 Q0 Q0
1 Q0 Q0

Fig. 10 Flip-flop T simbologia e tabela verdade

4.6 Flip-Flop D

um flip-flop com uma nica entrada, onde J e K (ou R e S) so conectados


atravs de um INVERSOR em um nico ponto denominado de entrada T. Na
presena do clock, o valor digital da entrada D copiado para a sada e armazenado
at a ocorrncia do prximo clock. O circuito interno do flip-flop D mostrado na
Fig. 11

S (J)

R (K)

Fig.11 Circuito lgico interno do flip-flop D

O smbolo do flip-flop D e a tabela verdade so:

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CAPTULO 4 FLIP-FLOP E LATCH

D Clk Q Q
X 0 Q0 Q0
0 0 1
1 1 0

Fig. 4.12 Flip-flop D simbologia e tabela verdade

4.7 Latch D

O smbolo lgico do latch D mostrado na Fig.14. Diferentemente do flip-flop D, o


latch D possui uma entrada EN , que sensvel ao nvel e no a borda. Quando
esta entrada estiver habilitada, a sada Q a cpia da entrada D. Se ela estiver
desabilitada, a sada manter o estado anterior. O circuito interno mostrado na
Fig. 4.13:

Fig. 4.13 Circuito interno do latch D

EN D Q Q
0 X Q0 Q0
1 0 0 1
1 1 1 0

Fig.14 Latch D simbologia e tabela verdade

4.8 Entradas assncronas

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CAPTULO 4 FLIP-FLOP E LATCH

Todas as entradas dos flip-flops at agora vistos dependem do sinal de clock. Estas
entradas so chamadas entradas sncronas. Em muitos flip-flops existem outras
entradas que no dependem do sinal de clock para atuarem, e por isso so
chamadas de entradas assncronas. Essas entradas so usadas para alterar a
qualquer instante, o estado do flip-flop para 0 ou 1. A
Tabela 2 mostra a tabela verdade das entradas assncronas PRESET ( PRE ) e
CLEAR( CLR ). Estas entradas so normalmente ativas pelo nvel baixo, porque
na tecnologia TTL a corrente de entrada em nvel alto muito menor que no nvel
baixo, resultando assim um menor consumo de potncia no CI.

Tabela 2
PRE CLR Q Q
1 1 operao normal
1 0 0 1
0 1 1 0
0 0 * *

Para a operao normal do flip-flop, as entradas PRESET e CLEAR devem estar


em 1. A qualquer momento pode-se mudar a sada Q para 0 ou 1 utilizando
estas entradas. A ltima combinao no pode ser usada. A
Fig. 15 mostra as entradas assncronas de um flip-flop J-K e sua tabela verdade:

CLR J K Clk Q
PRE Q

1 0 X X X 0 1

0 1 X X X 1 0
1 1
X X 0 Q0 Q0
1 1
0 0 Q0 Q0
1 1
1 0 1 0
1 1
0 1 0 1
1 1
1 1 Q0 Q0

Fig. 15 flip-flop J-K com entradas assncronas - simbologia e tabela verdade

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CAPTULO 4 FLIP-FLOP E LATCH

4.9 Temporizaes dos Flip-Flops

As seguintes caractersticas de tempo devem ser respeitadas para o funcionamento


correto dos flip-flops.
Tempo de ajuste (setup) e conservao (hold)
Os tempos de setup (ts ) e hold (th ) so parmetros que devem ser observados para
que o flip-flop possa trabalhar de modo confivel. O tempo de setup corresponde
ao intervalo mnimo de tempo no qual as entradas devem permanecer estveis
antes da transio do clock. O tempo de hold corresponde ao intervalo mnimo no
qual as entradas devem permanecer estveis depois da transio do clock.

Fig.16 Tempos de setup e hold

Atrasos de Propagao

O atraso de propagao intervalo de tempo entre a aplicao de um sinal na


entrada e o momento que a sada muda. Este atraso pode variar quando ocorre uma
mudana de 1 para 0 (transio de descida) e 0 para 1 (transio de subida).

Fig.17 Atrasos de propagao

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CAPTULO 4 FLIP-FLOP E LATCH

Freqncia mxima de clock (fMAX)

a freqncia mais alta que pode ser aplicada na qual o flip-flop funciona de
modo confivel.
Tempos de durao do clock em ALTO e BAIXO
O tempo de durao mnima do clock em nvel ALTO ( twH ) e em nvel BAIXO,
( twL ).

t twL
Fig.18 Tempos de duraowHde clock em ALTO e BAIXO

Largura dos pulsos assncronos

As entradas assncronas PRESET e CLEAR possuem larguras mnimas (tw(L)) de


pulsos para uma operao correta.

Fig. 19 Larguras mnimas de pulsos assncronos

Tempos de transio do clock

Para garantir o funcionamento correto do flip-flop, o tempo transio do clock deve


ser o menor possvel. Para dispositivos TTL esse tempo 50 ns e para
dispositivos CMOS, 200 ns.

Circuitos comerciais

Os principais parmetros de tempo desses integrados so mostrados na

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CAPTULO 4 FLIP-FLOP E LATCH

Tabela 3. As temporizaes variam conforme a tecnologia utilizada (CMOS,


TTL, ECL), famlia (40XX, 54XX, 74XX), tambm srie (padro, LS, ALS, F,
HC, HCT, etc).

Tabela 3 Temporizaes de Flip-Flops


Sries da famlia 74/54
Parmetro Unit
Standard LS C HC

ts 20 20 60 25 ns

th 5 0 0 0 ns
tpHL (de CLK para Q)
40 24 200 31 ns
tpLH (de CLK para Q)
25 16 200 31 ns
tpHL (de CLR ou PRE para Q) 40 24 225 41 ns
tpLH (de CLR ou PRE para Q) 25 16 225 41 ns
twH (CLK)
37 15 100 25 ns
twL (CLK)
30 20 100 25 ns
fMAX
15 30 5 20 MHz

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4.10 Circuitos Comerciais

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CAPTULO 4 FLIP-FLOP E LATCH

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CAPTULO 4 FLIP-FLOP E LATCH

4.11 Exerccios

1. Dado o conjunto de entradas J e K mostradas indicar o comportamento da sada


Q para os Flip-Flops JK disparado pela borda positiva () e JK disparado pela
borda negativa ().

2. Completar o diagrama para o LATCH RS sem sincronismo.

3. Complete o diagrama de tempo considerando o LATCH RS sincronizado no


nvel alto.

4. Complete o diagrama de tempo considerando o LATCH tipo D sincronizado no


nvel alto.

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CAPTULO 4 FLIP-FLOP E LATCH

5. Complete o seguinte diagrama de tempo dos Flip-Flop JK sincronizados na


borda de descida e subida:

6. Para os FFs JK mostrados abaixo, responda as questes:


a) Quais so as entradas e as sadas?
b) Quais so entradas sncronas e quais assncronas?
c) Qual o nvel lgico de operao (alto ou baixo) de todas as entradas?
d) Faa o diagrama de tempo para a sada Q de cada casos.

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CAPTULO 4 FLIP-FLOP E LATCH

A J Pr Q A J Pr Q A Pr Q
J
clk clk clk

B K Clr Q B K Clr Q B K Clr Q


FFa FFb FFc
A J Pr Q A J Pr Q A J Pr Q
clk clk clk

B K Clr Q B K Clr Q B K Clr Q


FFd FFe FFf

Clk

Pr

Clr

FFa

FFd

FFc

FFd

FFe

FFf

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CAPTULO 4 FLIP-FLOP E LATCH

7. Dado o FF SR abaixo, complete o diagrama de tempo para a sada Q.

A S Q
Clk

B
R CLR Q

Clk

Clr

8. Dado o LATCH JK abaixo, complete o diagrama de tempo para a sada Q.


Considere a sada inicialmente em 0 (zero) .

A J Q
En

B Q
K

Clk

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CAPTULO 4 FLIP-FLOP E LATCH

9. Dado o FF JK abaixo, complete o diagrama de tempo para a sada Q.

DADO J PR Q
Clk

K CLR Q

Clk

Clr

PR

DADO

10. Dado o FF D abaixo, complete o diagrama de tempo para a sada Q.

DADO
D PR Q
Clk

CLR Q

Clk

Clr

PR

DADO

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CAPTULO 4 FLIP-FLOP E LATCH

11. Faa o diagrama de tempo do circuito abaixo, para as sadas Q1, Q2, e entrada
D
DADO
J1 Q1 J2 Q2
Clk

K1 Q1 K2 Q2

Clk

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CAPTULO 4 FLIP-FLOP E LATCH

12. Para cada Flip-Flop ou LATCH tipo SR, faa o diagrama de tempo para as
sadas indicadas.

A S Q

B R Q
Considere inicialmente Q = 0.

A S Q
C En
B R Q
Considere inicialmente Q = 1.

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CAPTULO 4 FLIP-FLOP E LATCH

A S Q
C En
B R Q
Considere inicialmente Q = 1.

A S Q
C Clk
B R Q
Considere inicialmente Q = 0.

A S Q
C Clk
B R Q
Considere inicialmente Q = 1.

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CAPTULO 4 FLIP-FLOP E LATCH

13. Para cada Flip-Flop ou LATCH tipo D, faa o diagrama de tempo para as
sadas.

A D Q
C En
Q
Considere inicialmente Q = 0.

A D Q
C En
Q
Considere inicialmente Q = 1.

A D Q
C Clk
Q
Considere inicialmente Q = 0.

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CAPTULO 4 FLIP-FLOP E LATCH

A D Q
C Clk
Q
Considere inicialmente Q = 1.

14. Para cada FF tipo JK, faa o diagrama de tempo para as sadas Q e Q .

A J Q
C Clk
B K Q
Considere inicialmente Q = 1.

A J Q
C Clk
B K Q
Considere inicialmente Q = 0.

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CAPTULO 4 FLIP-FLOP E LATCH

15. Para cada FF tipo T, faa o diagrama de tempo para as sadas solicitadas

A T Q
C Clk
Q
Considere inicialmente Q = 0.

A T Q
C Clk
Q
Considere inicialmente Q = 1.

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CAPTULO 4 FLIP-FLOP E LATCH

Pr
A J Q
C Clk
B K Q
Clr
Considere inicialmente Q = 0.

16. Dado o FF JK do CI 74LS107 abaixo, complete o diagrama de tempo para a


sada 1Q.
CLK
CLR

+5V

0V
+5V
DADO

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CAPTULO 4 FLIP-FLOP E LATCH

Clk

CLR

DADO

17. Dado o FF JK do CI 74LS109 abaixo, complete o diagrama de tempo para a


sada 1Q.
+5V

0V
DADO
CLR

CLK
+5V

PR

Clk

PR

CLR

DADO

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CAPTULO 4 FLIP-FLOP E LATCH

4.12 Referncias Bibliogrficas

Ba, N. Apostila de Eletrnica Digital Flip-Flops, CEFET/SC, 1999.


Muller Neto, F. O. Apostila de Instrumentao Famlias Lgicas, CEFET/SC,
2004.
Montebeller, S.J. Apostila de Eletrnica II, FACENS.
Digital Logic: Pocket Data Book, Texas Instruments, 2003.

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