Previo 2 Micro

UNIVERSIDAD NACIONAL MAYOR
DE SAN MARCOS
(Universidad del Per, Decana de Amrica)
FACULTAD DE INGENIERIA ELECTRNICA, ELCTRICA
Y DE TELECOMUNICACIONES
CURSO : MICROELECTRNICA
TEMA : INFORME PREVIO DE LABORATORIO N02
INTEGRANTES : Morales Pampa Jamel Angel

Quispe Cardenas Daniel
Muasqui Paredes Andres
PROFESOR : ING. RUBEN ALARCON MATUTTI
HORARIO : MARTES 14:00 16:00

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
Facultad de Ingeniera Electrnica, Elctrica y Telecomunicaciones
INFORME PREVIO DE LABORATORIO N 02:

1. Disear un sumador completo de un bit usando el estilo puertas de paso
(entradas: A,B,C salidas: SUMA y ACARREO)
Las tablas de Verdad que obedecen la lgica que contiene un Full Adder de 1 bit se
puede resumir en la siguiente Tabla de Verdad:
A B Ci Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Las cuales obedecen a las siguientes ecuaciones booleanas, que describen el

comportamiento binario tanto de la suma como del carry de salida con respecto a los
sumandos y al carry de entrada, de esta manera:
= + ( +
)
( +
= ) + ( + . )
Realizamos a continuacin un layout a Full Custom del circuito anterior, haciendo

lo posible por abarcar la menor rea posible dentro de la oblea de silicio a fabricar,
de esta manera:
Despus vimos que se cumplen tranquilamente las Reglas Lambda, adems se

realiz la simulacin mediante las grficas de tiempo, las cuales cumplan con la
lgica predicha aunque se notan pequeos transitorios irregulares, as:
Es a partir de ellas que se consigue estimar una frecuencia mxima de operacin de

8.77 GHz que se obtiene a partir de la inversa del mximo retardo existente, en
nuestro caso de 114 pseg.
2. Disear la funcin dada usando el estilo CMOS esttico complementario:
= (. ) + (. . )
Ordenamos mejor la ecuacin para obtener:
= ( + . )
La representacin con transistores CMOS sera la siguiente:
De la cual hacemos layout:
Comprobamos su funcionamiento haciendo la simulacin respectiva:

Se puede observar que el mayor retardo es de 62ps por lo que la frecuencia mxima
seria de 16.129Ghz
3. Disear F, utilizando el estilo DCVSL DINAMICO. Use el DT(*) dado
F(X1, X2) = X1 XOR X2
Segn la figura la frecuencia mxima de operacin es 1,089 GHz.
4. En los circuitos mostrados, las dimensiones W/L se dan en micras. Mediante su

curva de transferencia, determinar los parmetros y explicar su significado: VIH,
VIL, VT, VOH, VIL, VM para cada circuito dado.
Bueno para poder ser ms didcticos en la resolucin de ambos Layouts decidimos

dividir ambos circuitos en 2 archivos .msk, veamos el Layout realizado con respecto
al primer circuito:
Este Layout usa las especificaciones W/L ya indicadas en la gua para ambos
transistores pero veamos cmo es la curva caracterstica del transistor M1:
Ahora la curva caracterstica del transistor M2:

La Funcin de Transferencia del circuito ya diseado:

De esta grafica podemos deducir que este primer circuito tiene como caractersticas
elctricas tpicas de su funcionamiento lgico:
VIH = 1.36 V este valor indica que es el valor mnimo de voltaje que el circuito
reconoce como 1 binario en su entrada.
VIL = 0.475 V este valor indica que es el valor mximo de voltaje que el
circuito reconoce como 0 binario en su entrada.
VT = 0.45 V este valor indica que es el valor mnimo de voltaje que el circuito
necesita para poder encender sus transistores, este vara segn la red PDN o
PUN pero nuestro circuito es puramente NMOS por ende el voltaje es positivo
y nico.
VOH = 2.02 V este valor indica que es el valor mnimo de voltaje que el
circuito arroja como 1 binario en la salida.
VOL = 0.41 V este valor indica que es el valor mximo de voltaje que el
VM = 1.19 V este valor indica que es el valor mnimo de voltaje que el circuito
indica para realizar la conmutacin, es aqu en donde la entrada es igual a la
entrada pero una variacin en la entrada har que el circuito conmute.
Finalmente hallamos la frecuencia mxima de operacin en el respectivo diagrama de

tiempos:
Segn la figura la frecuencia mxima de operacin est ligado al mximo retardo que
se halle, en este caso es de 19 pseg lo que corresponde a 52.63 GHz.
Veamos el Layout realizado con respecto al segundo circuito:

Este Layout usa las especificaciones W/L ya indicadas en la gua para ambos
transistores pero veamos cmo es la curva caracterstica del transistor M3:
Ahora la curva caracterstica del transistor M4:

La Funcin de Transferencia del circuito ya diseado:

De esta grafica podemos deducir que este primer circuito tiene como caractersticas
elctricas tpicas de su funcionamiento lgico:
VIH = 1.358 V este valor indica que es el valor mnimo de voltaje que el
VIL = 1.038 V este valor indica que es el valor mximo de voltaje que el
VT = 0.45 V (NMOS) y -2.05 V (PMOS) este valor indica que es el valor
mnimo de voltaje que el circuito necesita para poder encender sus transistores,
este vara segn la red PDN o PUN tal como fehacientemente lo declaran los
valores ya indicados.
VOH = 2.25 V este valor indica que es el valor mnimo de voltaje que el
VOL = 0.25 V este valor indica que es el valor mximo de voltaje que el
VM = 1.205 V este valor indica que es el valor mnimo de voltaje que el
circuito indica para realizar la conmutacin, es aqu en donde la entrada es
igual a la entrada pero una variacin en la entrada har que el circuito
conmute.
Finalmente hallamos la frecuencia mxima de operacin en el respectivo diagrama de

tiempos:
Segn la figura la frecuencia mxima de operacin est ligado al mximo retardo que
se halle, en este caso es de 16 pseg lo que corresponde a 62.5 GHz.
5. En los circuitos de la figura y la tabla se define una lgica ternaria (tres niveles
de voltaje): GND (DATA0), Vdd/2 (NULL) y Vdd (DATA1).
El voltaje en la entrada (Vin), es codificada en DOS bits mediante los circuitos
Detec0 y Detec1. A partir del cual se puede implementar puertas lgicas que
tendrn DOS salidas que representan esta lgica ternaria.
Analizar el funcionamiento de los circuitos y disear la implementacin en lgica
ternaria de una puerta AND de 02 entradas.
Hacer el layout correspondiente en la tecnologa de 0.25 micras, considerar para
los transistores MOS con las dimensiones W/L adecuadas. Verificar su
funcionamiento mediante la simulacin. Vdd puede ser 5 o 2.5 v.
Input Detect0 output Detect1 output

Gnd or DATA0 1 1
1/2Vdd or NULL 0 1
Vdd or DATA1 0 0
Solucin:
La lgica ternaria para la puerta AND es la siguiente:
(Ain) AND
Ain Bin
(Bin)
DATA0 X DATA0
X DATA0 DATA0
NULL NULL NULL
DATA1 NULL NULL
NULL DATA1 NULL
DATA1 DATA1 DATA1
Para la implementacin del circuito primero se proceder con los detectores, uno para
la entrada Ain y otro para el Bin. Estos detectores sern como se muestra en la figura
anterior. Luego se diseara la puerta AND segn la lgica mostrada en la tabla anterior
mediante Karnough.
De la tabla anterior:
Ain Bin AND
OUT0 OUT1 OUT0 OUT1 F0 F1
0 0 0 0 0 0
0 0 0 1 0 1
0 0 1 0 X X
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 1 0 1
0 1 1 0 X X
0 1 1 1 1 1
1 0 0 0 X X
1 0 0 1 X X
1 0 1 0 X X
1 0 1 1 X X
1 1 0 0 1 1
1 1 0 1 1 1
1 1 1 0 x X
1 1 1 1 1 1
Los casos 10 en los detectores no son permitidos segn la tabla. Mediante karnough
obtenemos:
0 = + =
.
1 = + + + =
. . .

Esquema en transistores parar F0:
Q9
PMOSFET
Q13
PMOSFET
Q10
PMOSFET
Q12 Q14
NMOSFET
Q11
NMOSFET
NMOSFET
De forma similar es el esquema para F1, pero con cuatro entradas.

LAYOUT:
Para la simulacin se us una onda senoidal para obtener los tres niveles. Solo para
efecto de simulacin y comprobar el funcionamiento del circuito.
Podemos ver que si se cumple con la lgica ternaria y adems la frecuencia mxima de
operacin de este circuito es 1.3 GHz.
6. El circuito de la figura es un multiplicador de frecuencia. Si a la entrada se tiene

una seal de reloj de frecuencia f, la salida ser 2f. En la lnea de retraso de
inversores incrementar las dimensiones W/L de los transistores para usar menos
de cinco inversores en total. Se pide disear el circuito, hacer el LAYOUT y
verificar la simulacin.
Vemos la implementacin en Microwind a Full Custom pero an muchas cosas que se

necesitan mejorar:
Podemos ver que el circuito que se ha desarrollado de manera adecuada pero el

retardo que se logro fue de 633 pseg y 645 pseg de los cuales debemos tomar la
inversa del retardo mximo lo cual nos arroja 1.55 GHz como maxima frecuencia de
operacin de nuestro circuito multiplicador de frecuencia.

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INTEGRANTES : Morales Pampa Jamel Angel

PROFESOR : ING. RUBEN ALARCON MATUTTI

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INFORME PREVIO DE LABORATORIO N 02:

Las cuales obedecen a las siguientes ecuaciones booleanas, que describen el

Realizamos a continuacin un layout a Full Custom del circuito anterior, haciendo

Despus vimos que se cumplen tranquilamente las Reglas Lambda, adems se

Es a partir de ellas que se consigue estimar una frecuencia mxima de operacin de

2. Disear la funcin dada usando el estilo CMOS esttico complementario:

De la cual hacemos layout:

Comprobamos su funcionamiento haciendo la simulacin respectiva:

Segn la figura la frecuencia mxima de operacin es 1,089 GHz.

4. En los circuitos mostrados, las dimensiones W/L se dan en micras. Mediante su

Bueno para poder ser ms didcticos en la resolucin de ambos Layouts decidimos

Ahora la curva caracterstica del transistor M2:

La Funcin de Transferencia del circuito ya diseado:

Finalmente hallamos la frecuencia mxima de operacin en el respectivo diagrama de

Veamos el Layout realizado con respecto al segundo circuito:

Ahora la curva caracterstica del transistor M4:

La Funcin de Transferencia del circuito ya diseado:

Finalmente hallamos la frecuencia mxima de operacin en el respectivo diagrama de

Input Detect0 output Detect1 output

De forma similar es el esquema para F1, pero con cuatro entradas.

6. El circuito de la figura es un multiplicador de frecuencia. Si a la entrada se tiene

Vemos la implementacin en Microwind a Full Custom pero an muchas cosas que se

Podemos ver que el circuito que se ha desarrollado de manera adecuada pero el

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