Universidade de Braslia

IE - Departamento de Cincia da Computao

Circuitos Digitais (116351) - 8 Experimento

FLIP-FLOPS: T E D

OBJETIVO: Descrio e implementao de flip-flops T e D usando portas lgicas ou flip-flops

JK. Construo de flip-flops D gatilhado por nvel ou pela borda usando portas lgicas;
anlise na transio de subida e descida do pulso de relgio. Aplicao dos flip-flops
no projeto de um detector de sentido de movimento de um veculo.

1. INTRODUO TERICA

Os flip-flops T e D no possuem o estado proibido nem o indeterminado. O flip-flop T

tem apenas uma entrada e usado em circuitos contadores ou divisores de frequncia. Os flip-flops
T e D podem ser construdos usando-se portas NAND ou NOR.

1.1. FLIP-FLOP T

A Figura 1 mostra uma implementao do flip-flop T com portas NAND e seu smbolo. A
tabela da verdade apresentada abaixo.

Figura 1 Flip-flop T implementado com portas NAND

T Qn+1
0 Qn
1 Qn
Tabela I Tabela da verdade do flip-flop T

O flip-flop T um RS gatilhado com suas sadas Q e Q ligadas respectivamente s entradas R e S.

Assim, para cada pulso do relgio as sadas invertem seu estado.
Supondo T = 0, Q = 1 e Q = 0, analisemos o que ocorre com o esquema da Figura 1
quando T mudar para 1. Inicialmente, como T = 0, A = 1 e B = 1. Devido s realimentaes,
teremos S = 0 e R = 1. Quando T mudar para 1, B ir para 0, fazendo Q mudar de 0 para 1 e
consequentemente Q de 1 para 0, havendo portanto inverso nas sadas. Devemos observar que T
deve voltar para 0 antes que a porta NAND de S mude de estado, pois, se isto no ocorrer, tambm
teremos 11 como entrada dessa porta, fazendo com que o flip-flop T oscile ou esteja num estado
proibido, at que T volte para 0; nesta situao pode ocorrer uma sada indeterminada.
 Como as mudanas de estado devem-se propagar atravs de 3 portas para que Q ou Q
mude de estado, teremos um tempo de atraso de aproximadamente 30 ns (10 ns por porta). Portanto,
se a durao do pulso em T for menor que 30 ns, no teremos o problema de indeterminao. Por
outro lado, a durao do pulso em T deve ser maior que 20 ns para garantir reverso de estado.
A Figura 2 mostra um modo de se obter um pulso de aproximadamente 30 ns de durao.

Figura 2 Produo de pulsos com durao de aproximadamente 30 ns

Se um trem de pulsos for aplicado entrada T do flip-flop da Figura 1, haver mudana de

estado em cada transio positiva do pulso em T como mostrado na Figura 3. Note que a
frequncia da sada Q a metade da frequncia do trem de pulsos.

Figura 3 Entrada e sada de um flip-flop T

1.2. FLIP-FLOP D GATILHADO POR NVEL

O flip-flop D consiste de um flip-flop RS em que o DADO entra em S e DADO entra em

R. A implementao da Figura 4 permite que a sada Q acompanhe a entrada de dados D sempre
que o relgio estiver no nvel 1 e chamado flip-flop D gatilhado por nvel. A Figura 4 tambm
mostra o smbolo do flip-flop D.

Figura 4 Flip-flop D gatilhado por nvel

A Tabela II resume a operao do flip-flop D gatilhado por nvel. No caso em que o pulso
do relgio seja normalmente 0, com durao do nvel 1 pequena, porm suficiente para os dados se
propagarem at a sada e, se os dados no forem alterados enquanto o relgio estiver no nvel 1,
pode-se usar a tabela simplificada.
 Clk D Qn 1 D Qn 1

0 0 Qn 0 0
0 1 Qn 1 1
1 0 0 Simplificada
1 1 1
Completa
Tabela II Tabela da verdade do flip-flop D gatilhado

1.3. FLIP-FLOP D GATILHADO PELA BORDA

A implementao da Figura 5 permite que o dado seja transferido da entrada D para a sada
Q apenas durante a transio positiva do pulso do relgio (na subida do pulso). Tambm possvel
implementar o flip-flop D usando a transio negativa do pulso do relgio (flip-flop D gatilhado
pela borda negativa).

Figura 5 Implementao de um flip-flop D gatilhado pela borda positiva

com portas NAND

O smbolo do flip-flop D gatilhado pela borda positiva apresentado na Figura 5 e sua

tabela da verdade apresentada na Tabela III abaixo.

Clk D Qn 1
X Qn
0 0
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1 1
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Tabela III Tabela da Verdade do flip-flop D

1.4. CONSTRUO DE FLIP-FLOPS RS, D E T USANDO O FLIP-FLOP JK

As tabelas da verdade e os smbolos dos flip-flops RS, D, T e JK so mostrados abaixo.

S R Qn 1 Clk D Qn 1 T Qn 1 J K Qn 1
0 0 Qn 0 X Qn 0 Qn 0 0 Qn
0 1 1 1 0 0 1 Qn 0 1 0
1 0 0 1 1 1 1 0 1
1 1 IND 1 1 Qn

Tabela IV Tabelas da verdade dos flip-flops RS, D, T e JK

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Figura 6 Smbolos dos flip-flops RS, D, T e JK

OBS.: O pulso do relgio normalmente 0 e a durao do 1 pequena (porm, com as restries j

vistas) para o flip-flop T.

O flip-flop JK pode ser usado como RS. Para isto, basta fazer J = S, K = R e no
necessrio fazer nenhuma ligao externa; observe apenas que o estado 11 na entrada do flip-flop
JK deve ser evitado. Entretanto, se esse estado ocorrer, no teremos indeterminao na sada.
Para transformarmos um flip-flop JK em um flip-flop D, usamos um inversor entre os
terminais J e K, conforme a figura abaixo.
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Figura 7 Uso do flip-flop JK como flip-flop D

Uma ligao que permite usar o flip-flop JK como flip-flop tipo T apresentado na Figura
8. Este esquema tem a vantagem de tornar o flip-flop T sincronizado, isto , o terminal T decide se
aceita ou no o pulso de relgio que determina o instante da mudana.
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Figura 8 Uso do flip-flop JK como flip-flop T

1.5. TEMPO DE SETUP

O tempo de setup de um flip-flop definido como o menor intervalo de tempo em que o

sinal da(s) entrada(s) deve(m) estar j no nvel correto e ser(em) mantido(s) antes da ocorrncia de
uma transio no relgio. O tempo de setup tpico para os flip-flops da famlia TTL de 20 ns antes
da transio positiva do relgio.
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Figura 9 Visualizao do tempo de setup para o flip-flop D

Na configurao da Figura 10(a) o dado chega s entradas D e Clk simultaneamente, ento

o tempo de setup no observado e a sada ficar sempre em 0 mesmo se acionarmos vrias vezes a
chave CH.
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a)

b)

Figura 10 Verificao experimental do tempo de setup

Na configurao da Figura 10(b), devido ao atraso de propagao nos 4 inversores, o dado

chega ao terminal D 40 ns antes que ocorra a transio na entrada do relgio. Logo o tempo de
setup obedecido e a sada ficar sempre em 1 mesmo se acionarmos vrias vezes a chave CH.
2. PARTE EXPERIMENTAL

Neste experimento no h Pr-Projetos, deste modo cada um dos ps-experimentos vale 1.33
pontos.

2.1. Monte os circuitos apresentados na Figura 1 e na Figura 2. Elabore uma tabela da verdade.
Utilize a ponta lgica para verificao experimental e faa um diagrama no tempo. (Ps-
Experimento 1)
2.2. Monte os circuitos apresentados nas Figura 4 e na Figura 5. Elabore as tabelas da verdade e
faa um diagrama no tempo para cada circuito. Filme o funcionamento dos circuitos. (Ps-
Experimento 2)
2.3. Usando o chip 74LS74, monte, explique e verifique o funcionamento dos circuitos da Figura
10. Filme o funcionamento do circuito. (Ps-Experimento 3)

3. SUMRIO

So estudados os flip-flops tipo D e T; suas propriedades so analisadas no laboratrio. Em

particular, o flip-flop D gatilhado por nvel e gatilhado pela borda do pulso do relgio so vistos em
detalhes. A modificao do flip-flop JK para ser usado como RS, T ou D tambm vista; esta
situao ocorre com frequncia na prtica. O conceito de tempo de setup de flip-flops dado e duas
situaes extremas so analisadas a fim de ilustrar esta idia.

4. EQUIPAMENTOS E MATERIAL

Painel digital;
Protoboard;
Ponta lgica;
Fios conectores;
Portas NAND, NOR, NOT, FLIP-FLOP D (74LS74).
5. TESTE DE AUTO-AVALIAO

1. Um flip-flop T divide a frequncia de entrada do relgio por:

a) 1
b) 2
c) 3
d) 4

2. O flip-flop T e o flip-flop D possuem:

a) Nenhum estado proibido.
b) Um estado proibido.
c) Nenhum estado proibido e nenhum estado indeterminado.
d) NDA

3. Um flip-flop D gatilhado pela borda positiva do pulso do relgio ter a sada Q = 1

quando:
a) O relgio for de 0 para 1 e o dado for 1.
b) O relgio permanecer em 1 depois de uma transio positiva e o dado for pra 0.
c) O dado for para 0 e o relgio for para 0 depois de ter passado por um nvel lgico
1.
d) Todas as afirmaes acima esto corretas.

4. Quantos flip-flops sero necessrios para se armazenar uma palavra de 4 bits?

a) 1
b) 2
c) 4
d) 8

5. Para operar um flip-flop JK como um flip-flop RS gatilhado, basta:

a) Conectar um inversor entre as entradas J e K.
b) Ligar Q a K e Q a J.
c) Evitar que as entradas J e K sejam ambas iguais a 1.
d) NDA

6. Para operar um flip-flop JK como um flip-flop T, basta:

a) Evitar que as entradas J e K sejam ambas iguais a 1.
b) Fazer J = K = 1 e dar pulsos na entrada do relgio.
c) Colocar um inversor entre as entradas J e K.
d) Ligar Q a K e Q a J.
e) As afirmaes b e d esto corretas.

7. Para operar um flip-flop JK como um flip-flop D, basta:

a) Colocar um inversor entre as entradas J e K.
b) Evitar que as entradas J e K sejam ambas iguais a 1.
c) Fazer J = K = 1 e dar pulsos na entrada do relgio.
d) Ligar Q a K e Q a J.
e) As afirmaes b e d esto corretas.
8. Em que estado as entradas PRESET e CLEAR devem estar para que o flip-flop JK
SENHOR-ESCRAVO (7476) opere normalmente:
a) 0
b) 1
c) Indiferente
d) NDA

9. Qualquer tipo de flip-flop pode ser construdo a partir do flip-flop D, adicionando-se

poucas portas lgicas combinacionais:
a) Certo
b) Errado
c) Faltam dados para responder.
d) NDA

10. Para se construir um flip-flop T a partir do flip-flop D basta conectar uma porta XOR
entrada D e ligar Q a uma de suas entradas. A outra entrada da porta XOR o terminal
T:
a) Certo
b) Errado
c) Faltam dados para responder.
d) NDA