Anda di halaman 1dari 14

Nama NIM

Praktikum Sistem Digital


Modul & Laporan Praktikum

Rini Puji Astutik, ST 2017 Program Studi Teknik Elektro


3 Modul 3
Decoder, Multiplexer dan Flip Flop
3.1 Tujuan
1. Memahami prinsip kerja dari rangkaian Encoder, Decoder dan Flip Flop
2. Mendesign rangkaian Encoder dan Decoder dari gerbang-gerbang logika
3. Memahami prinsip kerja dari rangkaian Multiplexer
4. Mendesign rangkaian Multiplexer dari gerbang-gerbang logika
5. Memahami prinsip kerja dari rangkaian Flip Flop

3.2 Dasar Teori


Rangkaian Enkoder dan Decoder sering kita jumpai dalam keseharian, misal untuk penampilan
di seven segmen, penggunaan address di Memory komputer dll. Selain itu Rangkaian Multiplexer
juga banyak kita jumpai dalam sehari-hari

3.2.1 Rangkaian Encoder dan Decoder


Rangkaian Encoder adalah rangkaian penyandi yang mempunyai sejumlah masukan pada
suatu saat hanya ada satu masukan yang boleh aktif sehingga menghasilkan keluaran sebagai kode
biner. Berikut tabel kebenaran dan gambar rangkain logika encoder untuk pengubah kode oktal ke
dalam kode biner
Table 3.1 Tabel Kebenaran Encoder Konversi Oktal ke Biner

I0 I1 I2 I3 I4 I5 I6 I7 X0 X1 X2
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1

Gambar 3.1 Rangkaian Encoder Konversi Oktal ke Biner

Rangkaian Decoder sering digunakan sebagai address pada memory sehingga terdapat input
tambahan yang berfungsi sebagai enable dari address tersebut. Jika enable bernilai 1 maka
address akan aktif dan output yang dihasilkan sesuai dengan inputan. Berikut table kebenaran dan
gambar rangkaian logika dari decoder 2 input

1
Table 3.2 Tabel Kebenaran Decoder dengan 2 input
En X0 X1 a0 a1 a2 a3
0 Tdk fungsi Tdk fungsi X X X X
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1

Gambar 3.2 Rangkaian gate Decoder dengan 2 input dan Rangkaian Blok

3.2.2 Rangkaian Multiplexer dan Demultiplexer

Rangkaian Multiplexer adalah rangkaian logika yang menerima beberapa input data digital dan
menyeleksi salah satu dari input tersebut pada saat tertentu, untuk dikeluarkan pada sisi output.
Dimana yang menyeleksi juga termasuk dalam inputan. Berikut table kebenaran dan gambar
rangkaian Multiplexer dengan dua inputan
Table 3.3 Table Kebenaran Multiplexer dengan 2 input seleksi

A B F
0 0 a0
0 1 a1
1 0 a2
1 1 a3

Gambar 3.3 Rangkaian Multiplexer dengan 2 input selection

3.2.3 Rangkaian Flip Flop

Pemahaman terhada rangkaian Flip Flop (FF) ini sangat penting karena FF merupakan satu sel
memori. Keadaan keluaran FF dapat berada dalam keadaan tinggi atau rendah, untuk selang waktu
yang dikehendaki. Biasanny untuk mengubah keadaan tersebut diperlukan suatu masukan pemicu.
Berikut ini akan diuraikan secara singkat tentang berbagai tipe FF

2
3.2.3.1 Flip Flop SR
Flip Flop SR merupakan rangkaian dasar untuk menyusun berbagai jenis FF yang lain. FF-SR
dapat disusun dari dua gerbang NAND atau dua gerbang NOR

Gambar 3.4 Rangkaian FF-RS dan Tabel Present State dengan gerbang NAND

Berikut gambar serta tabel present state dari SR-FF dengan gerbang NOR

Gambar 3.5 Rangkaian FF-SR dan Tabel Present State dengan Gerbang NOR

Mengeset FFFF berarti membuat keluaran Q=1 dan mereset FF berarti membuat keluaran Q=0 dari
kondisi stabil/tak berubah. Mengeset FF dari gerbang NAND dapat dilakukan dengan membuat S=0
dan mereset dilakukan dengan membuat R=0. Sedangkan mengeset FF dari gerbang NOR dapat
dilakukan dengan membuat S=1 dan mereset dengan memberi nilai R=1.

3
Gambar 3.6 Sinyal Keluaran FF-SR

Gambar 3.6 Sinyal Keluaran FF-SR, melukiskan keluaran dengan menggunakan gerbang NAND

3.2.3.2 Flip Flop SR Terlonceng


FF jenis ini dapat dirangkai dari FF-SR ditambah dengan dua gerbang AND atau NAND untuk
masukan pemicu yang disebut dengan sinyal clock (gate enable/G)

Gambar 3.7 Rangkaian FF-SR Terlonceng dari gerbang NOR

Berikut tabel present state dan sinyal keluaran dari FF-SR terlonceng

4
Gambar 3.8 Tabel Present State dan Sinyal keluaran dari FF-SR

Dari Gambar 3.8 Tabel Present state rangkaian tersebut terlihat bahwa untuk sinyal clock yang tinggi
FF ini bekerja seperti FF-ST dari gerbang NOR, sedangkan untuk sinyal clock yang rendah, keluaran Q
tidak bergantung kepada input R dan S, tetapi tetap mempertahankan keadaan terakhir sampai
datangnya sinyal clock berikutnya. Sebagai ilustrasi, berikut ini diberikan contoh bentuk sinyal Q

Gambar 3.9 Hubungan Antara Q dengan S,R dan Clock

3.2.3.3 Flip Flop Data


Pada FF-SR ada nilai-nilai masukan yang terlarang. Untuk menghindari adanya nilai terlarang
tersebut, disusun suatu jenis FF lain yang dinamakan FF Data. Rangkaian ini dapat diperoleh dengan
menambahkan satu gerbang NOT pada masukan FF terlonceng sebagai berikut

5
Gambar 3.10 (a) Rangkaian FF-D (b) Tabel Present State (c) Keadaan Hubungan antara FF-D, Clock dan Output

Dari Gambar 3.10 tersebut terlihat bahwa untuk sinyal clock yang rendah, keluaran Q akan tetap
terkunci pada nilai terakhirnya. Dalam hal ini dapat dikatakan bahwa pada saat kondisi clock
rendah, sinyal masukan D tidak mempengaruhi keluaran Q. Sedangkan untuk sinyal clock yang tinggi,
maka akan diperoleh keluaran sesuai dengan data D yang masuk saat itu.

3.2.3.4 Flip Flop JK


FF JK mempunyai masukan J dan K. FF ini dipicu oleh suatu pinggiran pulsa clock positif
atau negatif. FF JK merupakan rangkaian dasar untuk menyusun sebuah pencacah atau counter. FF
JK dibangun dari rangkaian dasar FF SR dengan menambahkan dua gerbang AND pada masukan R
dan S serta dilengkapi dengan rangkaian diferensiator pembentuk denyut pulsa clock seperti yang
ditunjukkan pada gambar

Gambar 3.11 Rangkaian dasar FF JK

Pada FF JK ini, masukan J dan K disebut pengendali atau Master karena kedua masukan ini yang
menentukan keadaan yang harus dipilih oleh FF pada saat pulsa clock tiba (dapat pinggiran positif
atau degatif, tergantung kepada jenis FFnya). FF ini berbeda dengan FF D karena pada FF-JK masukan
clock adalah masukan yang dicacah, dan masukan J dan K adalah masukan yang mengendalikan FF
itu. Cara kerja dari FF-JK adalah sebagai berikut:

1. Pada saat J dan K keduanya rendah, gerbang AND tidak memberikan tanggapan sehingga
keluaran Q tetap bertahan pada keadaan terakhirnya.
2. Pada saat J rendah dan K tinggi, maka FF akan diseret hingga diperoleh keluaran Q=0 (kecuali
jika FF memang sudah dalam keadaan reset atau Q memang sudah pada keadaan rendah).
3. Pada saat J tinggi dan K rendah, maka masukan ini akan mengeset FF hingga diperoleh
keluaran Q=1 (kecuali jika FF memang sudah dalam keadaan set atau Q sudah dalam
keadaan tinggi).
4. Pada saat J dan K kedua-duanya tinggi, maka FF berada dalam keadaan toggle, artinya
keluaran Q akan berpindah pada keadaan lawan jika pinggiran pulsa clock nya tiba.

6
3.3 Alat dan Bahan
1. Modul Sistem Digital (Decoder dan Multiplexer)
2. Multisim Software

3.4 Langkah-Langkah Percobaan


1. Buatlah Rangkaian Decoder dengan dua inputan seperti gambar dibawah ini

X1

X0

Gambar 3.12 Rangkaian Decoder 2 input

2. Ubahlah inputan sesuai table kebenaran dibawah ini dan lengkapi tabel dari hasil praktikum

Table 3.4 Tabel Kebenaran Decoder 3 inputan

X0 X1 Teori Praktek
a0 a1 a2 a3 a0 a1 a2 a3
0 0
0 1
1 0
1 1

3. Buatlah Rangkaian Multiplexer dengan tiga input seleksi seperti pada Gambar 3.14dengan IC
74LS151 dengan karakteristik seperti Gambar 3.13

Gambar 3.13 Karakteristik IC 74LS151

7
4. Buatlah data 8bit biner sebagai masukan data (D0 ,D1 ,D2 ,D3 ,D4 ,D5 ,D6 ,D7 ), Sehingga
rangkaian multiplexer bisa dibuat seperti gambar berikut

Gambar 3.14 Rangkaian Multiplexer dengan tiga input seleksi

5. Ubahlah input seleksi dan data input sesuai tabel kebenaran dan Lengkapilah Tabel
Kebenaran berikut seperti pada tabel 3.5

Table 3.5 Tabel Kebenaran Multiplexer dengan 3input Seleksi

Data Input Data C B A F(teori) F(Praktek)


D0 0 0 0 0
D0 1 0 0 0
D1 0 0 0 1
D1 1 0 0 1
D2 0 0 1 0
D2 1 0 1 0
D3 0 0 1 1
D3 1 0 1 1
D4 0 1 0 0
D4 1 1 0 0
D5 0 1 0 1
D5 1 1 0 1
D6 0 1 1 0
D6 1 1 1 0
D7 0 1 1 1
D7 1 1 1 1

6. Design FF Dasar
a. Buatlah rangkaian FF RS dengan gate NOR seperti pada Gambar 3.15

8
Gambar 3.15 Rangkaian SR Flip Flop

b. Ubahlah switch inputan sesuai tabel kebenaran berikut dan lengkapi tabel
kebenaran dibawah ini

Table 3.6 Tabel Kebenaran Praktikum FF-RS degan Clock

Clock S R Q Q Qn Qn
(teori) (Praktek) (teori) (Praktek)

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

c. Buat rangkaian FF JK dengan menggunakan IC 74107 dengan karakteristik seperti


gambar 3.16

Gambar 3.16 Tabel Kebenaran FF JK

9
d. Dengan memberikan inputan seperti pada tabel kebenaran , maka didapat rangkaian
seperti pada gambar 3.17

Gambar 3.17 Rangkaian FF JK dengan Clock and Clear

e. Ubahlah switch inputan sesuai tabel kebenaran 3.7 berikut ini dan lengkapi tabel
kebenaran seperti pada tabel 3.7

Table 3.7 Tabel Kebenaran Praktikum FF-JK degan Clock

J K Clock Q Q Qn Qn
(teori) (Praktek) (teori) (Praktek)

0 0
0 1

1 0

1 1

7. Buatlah rangkaian FF D dengan menggunakan IC 74LS74N dengan karakteristik seperti pada


gambar

Gambar 3.18 Tabel kebenaran FF D pada Karakteristik IC 74LS74

10
8. Dengan memberikan inputan seperti pada tabel kebenaran , maka didapat rangkaian seperti
pada gambar 3.19

Gambar 3.19 Rangkaian FF D dengan Preset dan Clear

9. Ubahlah switch-switch pada rangkaian FF D sesuai pada tabel dan lengkapi hasil nyala lampu
pada tabel tsb

Table 3.8 Tabel Kebenaran Praktikum FF D dengan Pre dan Clear

PRE CLR CLK D (data) Q (teori) Qn(teori) Q(Praktek) Qn(Praktek)

0 1 X 1/0

1 0 X 1/0

1 1 0

1 1 1

11
3.5 Analisa dan kesimpulan

12
3.6 Pertanyaan
1. Design Rangkaian Decoder untuk menampilkan Seven Segmen dengan 4bit input. Buatlah
Tabel kebenaran dan rangkaian decodernya
2. Dari Hasil pengamatan Multiplexer, bagaimana hubungan jumlah data masukkan dengan
input seleksi sebagai pengendali masukkan.
3. Dengan memanfaatkan input enable, design rangkaian decoder 4 input dengan
menggunakan decoder 2 input. Gambarkan Rangkaiannya
4. Diketahui state diagram seperti gambar dibawah ini, Designkan rangkaian sequensial dengan
menggunkanan FF JK.

Tentukan:
a. Buatlah tabel present state-next state (PS/NS) serta tabel eksitasinya
b. Tentukan persamaan rangkaian logika dengan menggunakan K-Map
c. Gambarkan rangkaiannya
Jawab:

13