Electrnica Digital

Reconocimiento

Aporte individual

Trabajo Presentado por el alumno

John Jairo Vargas Garzn
Cdigo 79758553

Tutor: Ingeniero Ivn Camilo Nieto Snchez

Curso: 243004A_363
Grupo: 203004_19

Universidad Nacional Abierta y a Distancia CEAD

Escuela De Ciencias Bsicas Tecnolgicas De La Ingeniera
Septiembre 2017
Bogot D.C
Paso 3: Diseo de circuitos combi nacionales
Actividades a desarrollar

Resolver los siguientes ejercicios:

Ejercicios a resolver.

1. Describa en VDHL un multiplexor 8 a 1. Las lneas de entrada del

multiplexor tienen 7 bits cada una. El diseo debe contener:

a. Un pantallazo de la descripcin en VHDL.

Un pantallazo de la simulacin, en el cual se debe evidenciar el
correcto funcionamiento del diseo.
2. Describa en VDHL un decodificador de 3 entradas.
El diseo debe contener:

a. Un pantallazo de la descripcin en VHDL.

b. Un pantallazo de la simulacin, en el cual se debe evidenciar el correcto
funcionamiento del diseo.

3. Describa en VDHL un codificador de 4 entradas, sin prioridad.

El diseo debe contener:

a. Un pantallazo de la descripcin en VHDL.

 b. Un pantallazo de la simulacin, en el cual se debe evidenciar el correcto
funcionamiento del diseo.

4. Describa en VDHL un codificador de 4 entradas, con prioridad a la entrada

menor.
El diseo debe contener:

a. Un pantallazo de la descripcin en VHDL.

b. Un pantallazo de la simulacin, en el cual se debe evidenciar el correcto
funcionamiento del diseo.

5. Describa en VDHL el circuito que se muestra en la siguiente figura. El

diseo debe contener tres mdulos diferentes y un archivo de alto nivel, tal
como se muestra en la siguiente figura.

El diseo debe contener:

a. Un pantallazo de la descripcin en VHDL.

b. Un pantallazo con el RTL del alto nivel.
c. Un pantallazo de la simulacin, en el cual se debe evidenciar el correcto
funcionamiento del diseo.

IMPORTANTE: Todas las implementaciones en VHDL se deben hacer

utilizando el software Vivado. La implementacin se debe evidenciar en
el informe con el pantallazo de la descripcin de VHDL y con el
pantallazo del RTL. El Pantallazo debe seguir la indicaciones dadas
en el video de la actividad de reconocimiento, de lo contrario el
aporte no se considerar vlido.