Percobaan III

Rangkain Logika Kombinasional

Eglin Noverinda Situmeang (14S16043)
Tanggal Percobaan : 10/11/2017
[ELS2104] [Praktikum Sistem Digital]
[Lab Sistem Digital] Teknik Elektro
Institut Teknologi Del

AbstrakIn this practice to analyze the II. LANDASAN TEORETIS

problem of logic that produce different outputs.
In reality, logic gates dont have the ideal
simulation properties we have done. In this
experiment, we will analyze one of the properties
of the circuit, the time will be delay. We will use
a simple circuit anf BCD to 7 segment to analyze
to delay time in the combinational logic circuit.
The longest delay time in a circuit is called the
worst case delay.
Key wordcombinational logic circuit, worst
case delay, BCD-to-7-Segment.
I. PENDAHULUAN
Pada praktikum ini bertujuan untuk
mengimplementasikan fungsi gerbang logika
terhadap rangkaian. Percobaan ini akan
mengimplementasikan BCD to 7 segmen dengan
memiliki tujuan sebagai berikut:
1. Mendesain rangkaian sederhana untuk melihat
pengaruh waktu tunda
2. Mendesain rangkaian kombinasional berupa
decoder BCD-to-7-segment untuk
diimplementasikan di dalam FPGA
3. Menggunakan simulasi fungsional untuk
memverifikasi fungsi rangkaian
4. Menggunakan analisis dan simulasi waktu untuk
mengidentifikasi worst case delay path
5. Melakukan pengukuran waktu tunda propagasi
pada level rangkaian
6. Mengenal level abstraksi dalam perancangan
digital
2.1 Rangkaian Kombinasional
Gerbang logika kombinasional di definisikan
sebagai tipe rangakaian logika yang
diimplementasikan menggunakan persamaan
bolean. Rangkaian kombinasional tidak memiliki
memori penyimpanan logika sehingga hasil yang di
dapat dari gerbang logika sebelumya tidak
berpengaruh terhadap fungsi terhadap fungsi logika
rangkaian ini. Pada percobaan ini menggunakan
salah satu aplikasi dari rangkaian kombinasional
yaitu BCD to 7 segment.
2.2 BCD-TO-7-SEGMENT
BCD-to-7-Segment adalah rangkaian
kombinasional yang merima 4 buah masukan (4 bit
) dan menghasilkan keluaran berupa gambar yang
merupakan presentasi angka biner.
Gambar 2-1 BCD-to-7-Segment
Pada praktikum ini BCD-to-7-segment code
converter digunakan untuk mengkonversikan suatu
nilai desimal terkode biner (BCD) ke pola segmen
yang sesuai pada display7-segmen. Karena nilai
BCD adalah 4 angka bit pada jangkauan 0-
9,bagaimana kita memperlakukan nilai 10-15 (dont
care atau tidak) akan berpengaruh pada desain kita. Gambar 2-3 Bentuk subfungsi yang
7-segmen biasanya didefinisikan dalam industri memperkenalkan logika pada FPGA
menggunakan huruf a-g seperti pada gambar dibawah ini

Gambar 2. (a) Konvensi penomoran 7-segmen, (b) Pola Display 7-

segmen

2.3 WORST CASE DELAY

Worst case delay didefinisikan sebagai waktu
tunda terlama yang terdapat pada suatu
rangkaian gerbang logika. Pada gambar 2-2
waktu tunda dari masukan ke keluaran fungsi
gerbang logika tersebut adalah jarak antara dua
buah garis merah yang ditampilkan pada
wafeform tersebut.
3 HASIL DAN ANALISIS
3.1 Percobaan 3A : Rangkaian Sederhana
Pada percobaan ini menggunakan gerbang logika
AND dengan 2 inputan yang akan dianalisis
menggunakan bahasa VHDL

Gambar 2-2 Waktu tunda rangkaian

Dalam percobaan ini menggunakan software Gambar 3-1-1 Gerbang Logika AND
implementasi untuk menguraikan fungsi logika
ke dalam bentuk subfungsi 4 masukan. Setiap Gerbang logika AND memiliki tabel kebenaran
masukan kemudian diimplementasikan oleh seperti
tabel kebenaran yang bekerja dengan
multiplexer dan dibuat dengan memprogram Tabel 3-1-1 Tabel Kebenaran Gerbang AND
SRAM yang merupakan fungsi dari FPGA. A B C
Setiap tabel kebenaran memiliki waktu tunda 0 0 0
yang berkontribusi ke waktu tunda keseluruhan. 0 1 0
Dalam subfungsi juga diberikakn sebuah D flip- 1 0 0
flop seperti yang terlihat pada gambar dibawah 1 1 1
ini.
Percobaan ini menggunakan gerbang logika AND Gambar 3-2-1 Bahasa VHDL
untuk membuktikan bahwa gerbang logika dapat
dianalisis menggunakan bahasa VHDL akan di
simulasi dan menghasilkan sinyal dengan
waveform seperti gambar 3-2-2.

Gambar 3-1-2 Waveform Gerbang AND

Pada bahasa VHDL yang digunakan berhubungan

dengan tabel kebenaran gerbang logika AND dan
menghasilkann data seperti pada gambar 3-2-2

NET "8I/Os_1_1" LOC = "p75" ;

NET "8I/Os_1_2" LOC = "p76" ;
NET "8I/Os_1_3" LOC = "p69" ;

NET "A" LOC = "P75";

NET "B" LOC = "P76";
NET "C" LOC = "P69";
Hasil percobaan ini dapat dianalisa bahwa saat
input A dan B saat bernilai nol maka outputnya akan
Data yang diperoleh akan dihubungkan dengan
bernilai nol juga, saat A dan B memiliki input yang
BCD-to-7 segment di sesuaikan dengan nomor pada
salah satunya bernilai nol maka outputnya juga
BCD-to-7 dan program berhubungan dengan tabel
bernilai nol tetapi bila A dan B bernilai 1 maka
kebenaran gerbang logika seperti pada tabel 3-2-1.
outputnya akan bernilai 1 tetapi hasil waveform
yang diperoleh tidak sesuai dengan gerbang logika
Tabel 3-2-1 Tabel Kebenaran Gerbang logika
AND . AND

Switch 1 Switch 2 LED

3.2 Percobaan 3B : Implementasi BCD to 7
Tidak ditekan Tidak ditekan Mati (0)
segment (0) (0)
Pada percobaan ini menggunakan bahasa VHDL Tidak ditekan Ditekan Mati (0)
dengan beberapa modifikasi seperti pada gambar 3- (0) (1)
Diekan Tidak ditekan Mati (0)
2-1 dengan inputan adalah A , B sebagai inputan (1) (0)
dan C sebagai Outputnya Ditekan Ditekan Hidup (1)
(1) (1)
Bahasa VHDL akan memperoses gerbang logika
AND dan akan menampilkan input A dan B dan
hasilnya. Pada percobaan ini akan dihubungkan
dengan kabel konektor dari program ke BCD-to-7-
segment .

Gambar 3-2-2 Hasil Percobaan

Pada percobaan ini dapat di analisa bahwa Gerbang

logika dapat dianalisis oleh bahasa VHDL dengan
berpatokan pada tabel kebenaran gerbang logika
AND akan terlihat pada hasil percobaan pada BCD-
to-7-segment. LED akan menyala apabila kedua
inputan dialiri oleh tegangan dengan menekan Setelah percobaan ini di compile akan
tombol switch dan apabila salah satu inputan tidak menghasilkan gerbang logika seperti pada gambar
dialiri tegangan maka LED tidak akan menyala.
Gambar 3--2 Tabel Multiplexer
3.3 Percobaan 3C : Implementasi BCD to 7
segment
Pada percobaan ini menggunakan bahasa VHDL
dengan beberapa modifikasi seperti pada gambar di
bawah ini

Gambar 3-3-1 Bahasa VHDL

Dan pada percoobaan 3B ini berhubungan dengan

BCD to-7-segment yang menjelaskan mengenai
input dan output maka diperoleh hasil simulasi.
Gambar 3-2-3 Hasil Simulasi Fungsional
Rangkaian BCD -to-7-segmen
4 SIMPULAN
Percobaan ini dapat membuktikan berbagai gerbang
logika bernilai benar melalui xilink dengan
menggunakan bahasa VHDL yang di aplikasikan ke
dalam BCD-TO-7-SEGMENT

REFERENSI
[1] Brian Holdswoth and Cive Woods, Digital
Logic Design Fourth Edition, N.wes,2002
[2] R.H. Kats, Contemporary Logic Design
Second Edition, Pearson Prentince-
Gambar 3-2-4 Hasil Simulasi Timing Rangkaian Hall,NJ,2005
BCD-to-7-segmen

Gambar 3-2-5 Menghitung Delay untuk Xi = SW1[1]

dan Yj = HEX1

4 SIMPULAN
Percobaan ini dapat membuktikan berbagai gerbang
logika bernilai benar melalui xilink dengan
menggunakan bahasa VHDL yang di aplikasikan ke
dalam BCD-TO-7-SEGMENT
 Lampiran
1. Percobaan 3A

2. Percobaan 3B

3. Screenshot hasil tugas 3B