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Diseo de un amplificador operacional CMOS


de amplio ancho de banda y alta ganancia para
aplicaciones de alta...

Article June 2013

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Jos Simancas
Corporacin Universidad de la Costa
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Inge Cuc, vol. 9, no. 1, pp. 163-182, Jun, 2013

Diseo de un amplificador operacional cmos


de amplio ancho de banda y alta ganancia
para aplicaciones de alta velocidad 1

Artculo de Investigacin Cientfica - Fecha de recepcin: 20 de junio de 2012 - Fecha de aceptacin: 20 de marzo de 2013

Jos Simancas Garca


Ingeniero Electrnico. Docente investigador GIACUC. Universidad de la Costa. Barranquilla, Colombia.
jsimanca3@cuc.edu.co

Para citar este artculo / to reference this article :

J. L. Simancas, Diseo de un amplificador operacional CMOS de amplio ancho de banda y alta ganancia para aplica-
ciones de alta velocidad, INGE CUC, vol. 9, no. 1, pp. 163-182, Jun 2013.

RESUMEN
Se disea un amplificador operacional de topologa estndar CMOS con proceso
tecnolgico de 0,12 um, de gran ancho de banda (97 MHz) y alta ganancia (136 dB),
para ser utilizados en la elaboracin de filtros activos integrados. Para tal fin se
realiza inicialmente un estudio terico de los diferentes conceptos relacionados con
el funcionamiento de los amplificadores operacionales, segn se presenta en la lite-
ratura para la tecnologa CMOS. Posteriormente se establecen las especificaciones
de un amplificador para una aplicacin en filtros activos y se disea aquel. Luego se
muestra el correcto funcionamiento del circuito diseado a travs de simulaciones
en el software de aplicacin Multisim de NI, y se verifica si se cumplen las espe-
cificaciones evaluadas de ancho de banda y ganancia. Por ltimo, se presenta un
cuadro comparativo que permite contrastar los resultados obtenidos en este trabajo
con los exhibidos por un diseo acadmico y un amplificador operacional comercial.

Palabras clave
Amplificadores operacionales, filtros activos, topologa cascodo, microelectrnica.

1 Este trabajo fue realizado como parte de las actividades de investigacin del Grupo de Investigacin GIACUC, del
programa de Ingeniera Electrnica de la Corporacin Universidad de la Costa.

163
DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

Design of a cmos operational amplifier with wide bandwidth and


high gain to high speed applications

ABSTRACT
A standard topology CMOS operational amplifier is designed with 0.12 um technolo-
gical process, and wideband (97 MHz) and high gain (136 dB) to be used in the ma-
nufacturing of embedded active filters. For this goal, it is necessary to make a theo-
retical study of the different concepts related to the work of operational amplifiers
according to the CMOS technological literature. After that, technical specifications
are established for active filter implementation for its subsequent design. Then, the
correct performance of the designed circuit is presented through simulations on the
NI MULTISIM software to verify if the technical specifications regarding wide-
band and gain were accomplished. Finally, a comparative table is presented to allow
the reader to contrast the results obtained in this paper with the ones showed by an
academic design and a commercial operational amplifier.

Keywords
Operational amplifier, active filters, cascode topology, microelectronics.

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Inge Cuc, vol. 9, no. 1, pp. 163-182, Jun, 2013

INTRODUCCIN sente trabajo llev a cabo investigaciones


previas relacionadas con los esquemas
Un amplificador operacional es un am- de verificacin de sistemas analgicos
plificador de tensin electrnico de alta integrados, donde qued planteada la
ganancia y acoplado en corriente direc- necesidad de disear un amplificador
ta (DC, Direct Current) con una entrada operacional de alta ganancia y amplio
de tipo diferencial y, generalmente, con ancho de banda para su uso en la ver-
nica salida. Un amplificador operacio- sin integrada del sistema de pruebas
nal produce una salida de tensin que es propuesto en [14]. Las especificaciones
tpicamente de cientos de miles de veces concretas de ese amplificador requeri-
ms grande que la diferencia de tensin do se establecen en la seccin Aproxi-
entre sus terminales de entrada. macin propuesta, de este artculo. Por
lo anterior, el presente trabajo muestra
Los amplificadores operacionales son
el proceso de diseo de un amplifica-
bloques de construccin importantes
dor operacional de topologa estndar
para un amplio rango de circuitos elec-
CMOS (Complementary Metal-Oxide-
trnicos. Ellos tienen sus orgenes en los
Semiconductor) de gran ancho de banda
computadores analgicos donde fueron
y alta ganancia, para ser utilizados en la
utilizados en circuitos dependientes de
elaboracin de filtros activos integrados,
la frecuencia, tanto lineales como no li-
con la intensin de solucionar el proble-
neales. Su popularidad en el diseo de
ma planteado en [14] y tambin motivar
circuitos se debe bsicamente al hecho
el estudio de la microelectrnica en el
de que las caractersticas del circuito
Programa de Ingeniera Electrnica de
amplificador operacional final con re-
la Corporacin Universidad de la Cos-
troalimentacin negativa, tales como su
ta - CUC. Para tal fin se lleva a cabo el
ganancia, dependen solo de los valores
estudio detallado del proceso de diseo
de los componentes externos con poca
de este tipo de circuitos analgicos, es-
dependencia a los cambios de tempera-
tableciendo una metodologa que permi-
tura y variaciones en el proceso de fabri-
te equilibrar las diferentes restricciones
cacin del amplificador en s mismo. Los
del diseo, dependientes de la aplicacin
amplificadores operacionales estn entre
especfica. Se describe de forma minu-
los dispositivos electrnicos ms usados
ciosa el proceso iterativo que supone la
hoy da, utilizndose en una gran canti-
obtencin de un circuito que cumple y,
dad de sistemas cientficos, industriales
en algunos casos supera por mucho, las
y de consumo. Por todo lo anterior, exis-
especificaciones dadas.
te una marcada necesidad de estudiar la
forma como son diseados y fabricados El artculo est organizado como sigue:
estos circuitos [9]-[12]. Inicialmente se presenta la metodologa
empleada para la realizacin de esta in-
En algunos sistemas de verificacin de
vestigacin. Luego se estudian de forma
funcionamiento de circuitos integrados
detallada las especificaciones de diseo
analgicos y de comunicaciones se re-
de los amplificadores operacionales, y el
quiere el uso de filtros activos para lle-
diseo de estos ltimos. Posteriormente,
var a cabo procesos de extraccin de las
se presenta la aproximacin propuesta
seales de prueba [13]. El autor del pre-
en este trabajo de investigacin. A con-

165
DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

tinuacin estn los resultados del diseo por parte del circuito obtenido. Se pre-
propuesto a travs de simulaciones de- sentan en este artculo las grficas arro-
talladas por computador. Por ltimo, se jadas por la herramienta de simulacin y
relacionan las conclusiones. se condensan despus los resultados de
las especificaciones en una tabla para ser
comparados con los objetivos propuestos
METODOLOGA DE TRABAJO para el diseo, y de esa manera compro-
bar que se lleg a la solucin correcta.
Esta investigacin se llev a cabo por la
Las simulaciones se ejecutaron a nivel
necesidad de disear un amplificador
de transistores, utilizando un modelo de
operacional CMOS de amplio ancho de
MOSFET BSIM3, de la Universidad de
banda para uso en filtros activos integra-
Berkeley, y para un proceso tecnolgico
dos. Como actividad inicial se estudiaron
descrito posteriormente. Los resultados
las especificaciones de inters en los am-
del diseo propuesto en esta investiga-
plificadores operacionales y los mtodos
cin son luego comparados con los re-
de diseo bsico de los mismos, que se
sultados de un diseo de tipo acadmico
presentan en los libros de diseo micro-
[15] y los de un amplificador operacional
electrnico [1], [2]. Posteriormente se es-
comercial [16]. Una ltima etapa, no in-
tudiaron referencias ms especializadas
cluida en este artculo, fue la inclusin
[3]-[9]. Estudiado el caso particular pre-
de este diseo en el sistema propuesto en
sentado en [14], se establecieron las espe-
[14], cuyos resultados se presentarn en
cificaciones particulares requeridas por
un prximo trabajo.
el diseo y se seleccion el mtodo ms
adecuado para llevarlo a cabo.
El proceso de diseo de este tipo de cir-
DISEO DE AMPLIFICADORES
cuitos es iterativo, y en ocasiones se debe OPERACIONALES
emplear el ensayo y el error, y se vuelve
a empezar hasta que se va logrando el El amplificador operacional se ha trans-
cumplimiento de los parmetros objeti- formado en uno de los bloques constituti-
vo. Una visin simplificada del proceso vos ms importantes en el diseo anal-
de diseo puede ser el establecimiento de gico. Este dispositivo es denominado un
la geometra inicial de los transistores circuito electrnico complejo, en un nivel
que componen el amplificador operacio- superior al de los sub-circuitos analgi-
nal y la posterior variacin de aquella cos, hasta el punto de que su estructura
hasta que se logra el cumplimiento de es una combinacin de estos sub-circui-
las especificaciones. Las dos especifica- tos. Un amplificador operacional consiste
ciones principales de inters son el ancho de una etapa de entrada diferencial se-
de banda y la ganancia del circuito. Una guida de una etapa de amplificacin de
vez obtenido el diseo final, se llevaron a alta ganancia. Esta ltima se conecta
cabo una serie de simulaciones de algu- a su vez a una etapa de salida que ade-
nas configuraciones de circuito para la ms de adecuar la impedancia, hace los
medicin de parmetros en el software ajustes a los niveles de tensin continuo
de aplicacin Multisim de National Ins- para que en reposo mantenga una ten-
sin nula. Como elementos adicionales,
truments, que evidenciaban el cumpli-
el amplificador operacional posee refe-
miento de las especificaciones de diseo

166
Inge Cuc, vol. 9, no. 1, pp. 163-182, Jun, 2013

Vdd

Q8 Q5 Q7
PMOS PMOS PMOS

(-) Q1 Q2 (+)
PMOS PMOS R
Cc
Iref

Q6
NMOS

Q3 Q4
NMOS NMOS

Vss

Fig. 1. Esquema de transistores de amplificador operacional de dos etapas [1]

rencias de tensin y espejos de corrien- Como se sabe del estudio de los amplifi-
te utilizados para polarizar las diferen- cadores diferenciales con cargas activas,
tes etapas que lo componen. En la Fig. los valores de los parmetros expuestos
1 se muestra un esquema general de un en (1) se determinan as:
amplificador operacional [1], [2]. A conti-
nuacin se describen las especificaciones
principales de un amplificador operacio- (2)
nal, las cuales estn en funcin de unas
relaciones geomtricas de los transisto-
res que lo componen. (3)

Ganancia de DC
La ganancia de la segunda etapa est
Esta especificacin se divide en dos par- determinada por la ecuacin (4).
tes: una ganancia de la etapa de entrada
diferencial y la ganancia de la etapa de (4)

salida [7]. La ganancia total del circuito
es el producto de las dos antes mencio- Como es sabido, para este tipo de siste-
nadas [8]. La ganancia de la etapa di- mas, la ganancia global viene dada por:
ferencial, que se encuentra formada por
los transistores M1 y M2 y que tiene A = A1 A2 (5)
como carga activa a la fuente de corrien-
te formada por M3 y M4, viene dada por:
Ahora, haciendo uso de (1), (2), (3) y (4), y
(1)
un poco de manipulacin algebraica que
se omite aqu por simplicidad, se obtie-
nen las siguientes expresiones:

167
DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

drenaje de M1 en un valor de |Vt| vol-


(6) tios. La tensin de drenaje de M1 se es-
cribe como:

(10)

(7)

(11)

Hasta aqu, se obtuvieron las expresio-
nes de ganancia para cada una de las Entonces se debe ajustar la tensin VGS3
-
etapas del amplificador operacional. para que cumpla con el CMR especifi-
Usando (5), (6) y (7), se pudo encontrar cado. Ahora, para determinar CMR+ se
una ecuacin para la ganancia total del tiene la siguiente expresin:
sistema en DC:
(12)

(8) Se ajustan los valores de VGS5 y VGS1 para


que se cumpla el valor de CMR+ especifi-
cado; esto se logra escogiendo de manera
adecuada la geometra de los transisto-
res y su polarizacin [8].
Asumiendo el hecho de que las corrien-
tes ID4 e ID2 son iguales entre s, y adicio-
nalmente ID6 e ID7 son tambin iguales Intervalo de tensin de salida
entre s, se puede simplificar (8) a:
Este intervalo se determina bajo el he-
cho de que el MOSFET 7 (M7) est sa-
liendo de la regin de saturacin [7].
(9)
Como es un intervalo, consta de dos
valores, uno mximo y uno mnimo, los
cuales se simbolizan voMax y voMin , res-
pectivamente. Estos valores se hallan
Rango de entrada en modo comn por medio de las siguientes ecuaciones:
Esta especificacin tiene dos partes: un
mnimo y un mximo [7]. El valor mni- (13)

mo para el rango en modo comn nega-
-
tivo se representa por medio de CMR y
el valor mximo para el rango en modo (14)
comn positivo por medio de CMR+.
-
CMR ocurre cuando M1 y M2 salen de Al igual que con el rango de entrada en
la regin de saturacin. modo comn, se utilizan las geometras de
componentes que ajusten las tensiones de
Esto sucede en el momento en que la tal forma que se cumpla la especificacin.
tensin de entrada est por debajo del

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Inge Cuc, vol. 9, no. 1, pp. 163-182, Jun, 2013

Tensin de desnivel de entrada Para que no aparezca un desnivel a la


salida, esta corriente debe ser igual a la
Las inevitables desigualdades de los tran- corriente que suministra M7, esto es ID7
sistores en la etapa de entrada diferencial = ID8 , que es determinada por:
dan lugar a una tensin de desnivel [4].
Debido a que estas desigualdades son ra- (16)
ras por naturaleza, la tensin de desnivel

resultante es aleatoria. Existe otro compo-
nente de desnivel de entrada que s se pue-
Respuesta en frecuencia
de determinar, aun si todos los dispositivos
estn perfectamente acoplados o iguala- Para apreciar la necesidad de un resistor
dos. Este desnivel sistemtico o predecible R conectado en serie con el condensador
se puede reducir al mnimo mediante un de compensacin Cc de Miller, primero se
diseo cuidadoso. Para su determinacin, considera la situacin sin R [6]. En la Fig.
se considera el circuito mostrado en la Fig. 2 se muestra el circuito equivalente a pe-
1 con las terminales de entrada conecta- quea seal del amplificador operacional
das a tierra. Si la etapa est perfectamen- con solo la inclusin de Cc.
te balanceada, entonces el tensin que
aparece en el drenaje de M4 es igual al del Se debe notar que Gm1 es la transcon-
drenaje de M3, que es (-Vss + VGS4). Tam- ductancia de la etapa de entrada, esto
es, Gm1 = gm1 = gm2 , R1 es la resistencia
bin es el drenaje que alimenta a la com-
de la salida de la primera etapa, esto es,
puerta de M6. En otras palabras, aparece
R1= ro2||ro4 , C1 es la capacitancia total en
una tensin igual a VGS4 entre compuerta y
la interfaz entre la primera y la segun-
fuente de M6. De esta manera, la corriente da etapa, Gm2 es la transconductancia de
de drenaje de M6, esto es ID6 , est relacio- la segunda etapa, o lo que es lo mismo
nada con la corriente de drenaje de M4 que Gm2 = gm6. R2 es la resistencia de salida de
es igual a ID4 por: la segunda etapa, esto es, R2 = ro6||ro7, y
C2 es la capacitancia de carga, que suele
(15) ser mucho ms grande que C1. Se tiene
que los polos del circuito se encuentran
con las siguientes ecuaciones:

Cc

+ + +
R1 C1 Gm2Vi2 R2 C2
Vid Gm1Vid Vi2 Vo
- -
-
Fig. 2. Circuito equivalente de pequea seal del amplificador operacional CMOS sin la inclusin de R [6]

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DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

As una ecuacin de nodo a la salida


(17) produce:

(22)

(18)
En esta forma,
Se observa que el primer polo
se debe a la capacitancia de Mi-
(23)
ller, por medio de la aproximacin
, la cual es
mucho mayor que C1 interactuando con Como la transconductancia Gm2 para
R1. Para hacer de p1 el polo dominan- los amplificadores CMOS es del mismo
te, se selecciona un valor de Cc que da orden que Gm1, la frecuencia del cero es
un valor de p1 que, cuando se multiplica cercana a t dada por (23). Como este
por la ganancia Ao en DC, da la frecuen- cero est en el semiplano derecho, el des-
cia t deseada de ganancia unitaria. El plazamiento que produce reduce el mar-
valor de t suele seleccionarse menor gen de fase y por lo tanto afecta negati-
que la frecuencia de los polos y ceros no vamente la estabilidad del amplificador.
dominantes. As, para este caso: Este problema se resuelve tericamente
con la inclusin de la resistencia R. Esta

(19) resistencia se conecta en serie con el con-
densador Cc de Miller, formando un lazo
de retroalimentacin RC. Esto se puede
visualizar en la Fig. 3.
(20)
Para determinar la nueva ubicacin del
cero de la funcin de transferencia, se
hace Vo = 0. Entonces la corriente que
Y de la ecuacin (20) resulta que:
circula por Cc es , y la
ecuacin de nodo a la salida produce:
(21)

(24)
La capacitancia Cc de Miller tambin
introduce un cero en el semiplano dere-
cho en la funcin de transferencia del
Entonces el cero est en
amplificador. La ubicacin de este cero
se puede determinar fcilmente de for-
ma directa a partir del circuito de la Fig.
2. Se debe hallar el valor de s en el cual (25)
Vo = 0. Cuando se hace Vo = 0, la corrien-
te en Cc se convierte en sCcVi2 . Como Se observa que al seleccionar R = 1/Gm2 ,
el cero se puede llevar a una frecuencia
Vo = 0, no hay corriente en R2 y C2.
infinita. Una opcin incluso mejor sera

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R Cc

+ + +
R1 C1 Gm2Vi2 R2 C2
Vid Gm1Vid Vi2 Vo
- -
-
Fig. 3. Circuito equivalente de pequea seal del amplificador operacional CMOS con la inclusin de R [6]

seleccionar R mayor que 1/Gm2 , llevando de transconductancia de primera etapa


de esta manera el cero a un lugar nega- seguido por un amplificador de alta ga-
tivo del eje real, donde la fase que se in- nancia con la red RC de compensacin
troduce se suma al margen de fase. Aun de frecuencia en la retroalimentacin
con la inclusin de R, todava persistir [5]. Si se desprecia el resistor R, se pue-
otro problema. La frecuencia del segun- de observar que la rapidez de respuesta
do polo, (18), no estaba muy lejana de t. de un amplificador CMOS estaba dada
As el segundo polo introduce un desfase por la siguiente ecuacin:
apreciable en t, que produce el margen
de fase. Esto se ve con ms claridad si (27)
se considera el caso en que C2 y Cc son
mayores que C1. Con esto, (18) se puede
aproximar a: Usando (21) y sustituyendo
, es posible ex-
presar la rapidez de respuesta en trmi-
(26) nos de la frecuencia de ganancia unita-

ria t como
Ahora, si se comparan (26) y (18), se ob-
serva que para C2 del orden de Cc, si-
(28)
tuacin que se presenta con una capaci-
tancia de carga grande, p2 ser cercana Entonces, para una t dada, la rapidez de
a t. Esto ltimo se puede corregir, si se respuesta est determinada por la ten-
aumenta Cc o se disminuye t. sin eficaz a la cual se operan los tran-
sistores de la primera etapa. Se obtienen
Rapidez de respuesta mejores resultados, en lo que a rapidez
de respuesta se refiere, con el incremen-
El amplificador operacional mostrado to de la tensin eficaz para la operacin
en la Fig. 1 consta de un amplificador de M1 y M2. Ahora, con una corriente

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DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

I ya especificada, se obtiene una mayor (29)


tensin eficaz si los transistores M1 y
M2 son de tipo pMOS. Esta es la razn APROXIMACIN PROPUESTA
por la que se usaron dispositivos pMOS,
y no nMOS en la primera etapa del am- El amplificador operacional aqu dise-
ado es del tipo CMOS [3]. El esque-
plificador operacional. Otra razn es que
ma de transistores de este elemento se
permite usar un transistor nMOS, que muestra en la Fig. 4, y fue diseado para
tiene mayor transconductancia Gm2 , que cumplir las especificaciones de la Tabla
su correspondiente pMOS, resultando I. En general es un amplificador de baja
en una frecuencia de segundo polo ms potencia, ganancia alta y un tiempo de
alta, al igual que una t tambin ms establecimiento reducido.
alta. El precio que se paga por estas me- Consta de tres etapas, la primera de
joras es una menor transconductancia ellas proporciona la alimentacin para
Gm2 y, por lo tanto, una menor ganancia el amplificador. Los transistores M10 y
en DC. M11 proveen la tensin de alimentacin
a la terminal de compuerta del transis-
Consumo de potencia tor M9, estableciendo su resistencia de
estado encendido. Los transistores M12,
Segn lo planteado en [1], [2] se puede M13 y M14 son usados para disminuir
calcular usando la ecuacin: el tensin a travs de la resistencia Ref.,
Vdd

M8 M5 M7
PMOS PMOS PMOS

R1
1k

M1 M2 (+)
M12 PMOS PMOS Out
NMOS
(-)

M13
NMOS C1
0.443nF

M14
NMOS M9
NMOS

M10
NMOS

M3 M4 M6
M11 NMOS NMOS NMOS
NMOS

Vss

Fig. 4. Esquema de transistores del circuito amplificador operacional propuesto

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la cual establece la corriente para esta la baja transconductancia de los MOS-


etapa. Esta corriente proporciona la FET, el transistor M9 es necesario para
tensin a la terminal de compuerta del proporcionar una resistencia de anula-
transistor M8, y este es usado como una cin y de esta forma reducir los efectos
tensin de alimentacin a la terminal de de que haya un cero en la parte derecha
compuerta para los espejos de corriente, del plano en la funcin de transferencia.
De hecho, este transistor puede ser usa-
que son formados por M5 y M7. Estos l-
do para mejorar la respuesta en frecuen-
timos alimentan la segunda y la tercera
cia del circuito. Esta tercera etapa y su
etapas del amplificador. circuito de compensacin proporcionan
La segunda etapa del amplificador es la un amplificador operacional CMOS, mo-
primera etapa de ganancia, y proporcio- noltico, estable, con ganancia muy alta,
na la entrada diferencial para el amplifi- de bajo consumo de potencia y con tiem-
cador operacional. Los transistores M1 y po de establecimiento corto.
M2 son los manejadores para esta etapa El diseo fue aproximado para decidir
y forman un amplificador diferencial con cul topologa era la apropiada. Debido
carga activa; esta carga la proporcionan a su naturaleza simple y bien estudiada,
M3 y M4, que forman un espejo de co- la topologa estndar CMOS fue esco-
rriente. La alta resistencia de salida de gida. Se analiz y se estudi la posibi-
estos transistores proporciona una ele- lidad de una configuracin cascodo por
vada ganancia, y su salida alimenta a la sus muchas ventajas, pero se pas por
ltima etapa. alto debido a su elevado tiempo de dise-
La ltima etapa, que es la segunda de o. Las etapas de entrada pMOS tienen
ganancia, est conformada por los tran- un reducido tiempo de establecimiento,
sistores M6 y M7. El transistor nMOS por tal razn se escogi como etapa de
M6 es el manejador y encargado de pro- entrada al amplificador operacional, ya
que as se incrementa su rapidez de res-
porcionar ganancia, con M7 actuando
puesta. La etapa de salida manejada por
como carga. De nuevo, la elevada resis-
un nMOS se debe a que este dispositi-
tencia de salida de estos dos transisto-
vo proporciona la conduccin necesaria
res equivale a una alta ganancia, y una
para el manejo de potencia en la salida.
ganancia general considerablemente
Luego de decidir la topologa, se analiz
alta para todo el amplificador. La alta
el circuito y las especificaciones fueron
ganancia de esta ltima etapa es, adicio-
reducidas a las ms simples necesidades
nalmente, utilizada en la compensacin
de diseo para la aplicacin en cuestin.
del amplificador a travs del condensa-
dor Cc. Las especificaciones a las que hubo que
Sin la compensacin, el amplificador darles cumplimiento fueron las estable-
operacional podra oscilar en circuitos cidas en la seccin anterior, y que se en-
realimentados con una elevada ganan- marcan en la Tabla I. Se dio prioridad al
cia de lazo. Tomando ventaja del efecto Rango de Entrada en Modo Comn, ya
Miller y de la alta resistencia en el dre- que se deba garantizar que el amplifica-
naje de M2, es usado un condensador Cc dor operacional realimentado estuviera
de pequeo valor. Sin embargo, debido a en capacidad de proporcionar los niveles

173
DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

Tabla I. la naturaleza sub-micromtrica del pro-


Especificaciones de diseo del amplificador
ceso tecnolgico para el que se disea.
operacional
Una vez establecidas las especificaciones
Parmetro Objetivo de diseo y hechos los anlisis del marco terico se
Ganancia en DC 85 dB o ms procedi a disear el amplificador ope-
Rango de entrada en modo comn racional. Este proceso result iterativo,
Positivo 1.5 V o ms complejo y exhaustivo, pero finalmente
Negativo -1.5 V o menos se logr encontrar la ecualizacin ms
Intervalo de tensin de salida aceptable en el cumplimiento de las es-
Positivo 1.5 V o ms pecificaciones.
Negativo -1.5 V o menos Usando las ecuaciones descritas en la
Ancho de banda de seccin anterior, un diseo inicial fue es-
50 MHz
ganancia unitaria
timado y descrito en Multisim de Natio-
Tiempo de establecimiento
nal Instruments y finalmente simulado.
Paso de Salida 0V a 1V 250 ns con error del 1%
Para comenzar, una estimacin burda
Paso de Salida 1V a 0V 250 ns con error del 1%
de Cc fue realizada por 0,2*CL . Entonces
(W/L)2 , (W/L)5 y (W/L)3 se establecieron
de seal que se pretenden generar en la para cumplir una de las especificaciones
aplicacin. Tambin se tuvo muy presen- ms importantes de diseo, el rango de
te tanto el Ancho de Banda de Ganancia entrada en modo comn CMR (Por sus
Unitaria como el tiempo de estableci- siglas en ingls, Common Mode Range),
miento. Aunque el ancho de banda fue ya que sus geometras establecen tanto
flexibilizado, se garantiz que soportara las tensiones como las corrientes en sus
las frecuencias de las seales generadas.
terminales, y estas ltimas variables
Se usaron las siguientes aproximaciones
determinan el CMR (para tener mayor
tecnolgicas para la simplificacin de las
especificaciones de diseo: claridad al respecto revisar la seccin
,
, , . sobre diseo). ID5 fue entonces estableci-
da para cumplir la respuesta en frecuen-
Todas estas especificaciones obedecen a cia de ganancia unitaria y el CMR, e,
un proceso tecnolgico, cuyo grosor de inicialmente, ID7 fue escogida para ser
xido sea , y longitud de canal igual a ID5 y mantener una alta ganan-
0,12 um. Bsicamente se escogieron las
cia. Como se mencion antes, CMR era
dimensiones de los transistores que die-
la especificacin de diseo ms impor-
ran cumplimiento a las especificaciones,
tante, y segn las ecuaciones y los an-
lo cual se tradujo en un proceso iterativo
y engorroso, pero que finaliz satisfacto- lisis, se requera una pequea corrien-
riamente. te ID5 y grandes relaciones geometras
(W/L)2 y (W/L)5. Sin embargo, una res-
Este diseo resulta conveniente en el triccin importante de cumplir en cual-
caso de aplicaciones integradas, en don- quier diseo VLSI (Very Large Scale
de el amplificador operacional no se en- Integrated, Muy Alta Escala de Integra-
cuentra solo en el circuito integrado, sino
cin) es el consumo de rea, por lo tanto
que es un bloque funcional dentro de un
el tamao de los transistores M2 y M5
sistema de mayor complejidad debido a

174
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debi reducirse significativamente, y con Pruebas y resultados. Algunos aspectos


esto se mejor la respuesta en frecuen- afectados en el circuito se describirn en
cia y el tiempo de establecimiento. En la lo que sigue.
Tabla II se muestra un resumen de los
En el diseo del amplificador, los cuer-
dispositivos obtenidos, con los valores de
pos de los sustratos de cada tipo de dis-
algunos parmetros importantes de los
positivo se conectaron a sus respectivos
transistores. En general, el diseo final
terminales de fuente. Esto se hizo para
se comport de acuerdo con las especifi-
simplificar el diseo y esta simplifica-
caciones, y en algunos casos las super
cin es vlida por diferentes razones.
por mucho. En particular, el ancho de
En la primera de todas, si se observa el
banda de ganancia unitaria no fue el es-
circuito de la Fig. 4, se puede ver que to-
pecificado inicialmente, sin embargo era
dos los transistores naturalmente tienen
bueno para las necesidades del diseo; el
sus sustratos conectados a las termina-
tiempo de establecimiento fue superado
les de fuente. Como segundo, un proceso
notablemente, y un bajo consumo de po-
de fabricacin con pozos duales puede
tencia. El bajo nivel de alimentacin, el
implementar este tipo de configuracin.
reducido tamao de los dispositivos y de
Finalmente, si los sustratos de los tran-
ah las reducidas capacitancias parsi-
sistores son conectados a sus respecti-
tas, y la moderada corriente disponible
vas terminales de fuente, esto no tendr
para cargar las capacitancias, ayud a
ningn impacto en el rendimiento del
cumplir e incluso a mejorar algunas de
sistema. El nico impacto en el circuito
las especificaciones. Cada especificacin
fue el incremento de Vt1 y Vt2 por
se examinar en la siguiente seccin de
p [ ( 2 f + VSB ) 1/2 ( 2 f ) 1/2 ] = 60 mV.
Tabla II.
Relacin geomtrica ancho (w)/largo (l)
de los transistores empleados en el diseo La ganancia del circuito no fue afecta-
del amplificador operacional
da, porque gm1 y gm2 estn fijados por la
Transistor W/L (um/um) corriente ID5. La CMR+ se increment en
M1 9.9/0.12 60 mV y este cambio fue compensado por
M2 9.9/0.12 el ligero tamao de (W/L)1 y (W/L)2 . Adi-
M3 2.1/0.12 cionalmente, el circuito de alimentacin
M4 2.1/0.12 pudo haber sido modificado ligeramente
M5 2.7/0.12
para producir la misma corriente en sus
M6 9.6/0.12
ramas, y no verse afectado el rendimien-
M7 8.1/0.12
to del amplificador en general.
M8 0.36/0.12
M9 6/0.12 Sin embargo, un proceso CMOS tiene
M10 1.2/0.12 como mnimo un pozo de un tipo y por
M11 1.2/0.12 esta razn M1 y M2 pudieron haber sido
M12 0.06/0.12 ligeramente ajustados, as como su cir-
M13 0.06/0.12 cuito de alimentacin, pero no ambos a
M14 0.06/0.12 la vez.

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DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

PRUEBAS Y RESULTADOS
Llegado este punto, es preciso realizar
pruebas al amplificador operacional a
nivel de transistores, y con ellas verifi-
car el funcionamiento especificado para
el mismo. Como ya se dijo en la meto-
dologa, estas pruebas se realizaron
por medio de simulaciones de circuitos Fig. 5. Configuracin lazo abierto del amplificador
operacional
en el software Multisim de National
Instruments, y basadas en un mode-
lo de MOSFET BSIM3 y en el proceso superado el valor especificado de 85 dB,
tecnolgico presentado en la seccin de lo que resulta satisfactorio porque acer-
diseo. La primera prueba que se rea- ca an ms al comportamiento ideal del
liz fue el anlisis para la obtencin de circuito. Ambas grficas se muestran en
la ganancia en DC. Para realizar esta la Fig. 6.
simulacin, el amplificador operacional
La siguiente prueba fue el clculo del
estaba en lazo abierto, como se muestra ancho de banda de ganancia unitaria.
en la Fig. 5, y se calcul su respuesta Para llevar a cabo esto, se configur el
en frecuencia, tanto en magnitud como amplificador operacional como seguidor,
en fase, de all se pudo extraer la ga- tal como se muestra en la Fig. 7, y se
nancia buscada, la cual tena un valor calcul su repuesta en frecuencia. Los
de 132,59 dB. Como se puede notar, fue resultados se visualizan en la Fig. 8.

Fig. 6. Respuesta en frecuencia en lazo abierto del amplificador operacional

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Inge Cuc, vol. 9, no. 1, pp. 163-182, Jun, 2013

parmetro que ms afecta el ancho de


banda de ganancia unitaria, as como la
ganancia de lazo abierto, es la tensin
de umbral, Vt, de los transistores.
Llegado este punto, se deba determinar
el rango de entrada en modo comn, que
mide cul puede ser el lmite mximo de
la seal de entrada antes de entrar en
saturacin. Para medir esta especifica-
Fig. 7. Configuracin seguidor del amplificador cin se us la configuracin mostrada en
operacional la Fig. 9. Se aplic a la entrada del am-

La respuesta en frecuencia se mantuvo


significativamente cercana a 0 dB hasta
la frecuencia de 20 MHz, y la frecuencia
para la ganancia de -3 dB fue de 97,69
MHz, aproximadamente. Se esperaba
una mejor respuesta en frecuencia, bus-
cando mantener los 0 dB en una banda
mayor; sin embargo, esto no fue inconve-
niente para la aplicacin del operacional
en el filtro, ya que para las frecuencias
de seal manejadas responda correc-
tamente. Es importante sealar que el Fig. 9. Configuracin seguidor del amplificador
operacional

Fig. 8. Respuesta en frecuencia del amplificador operacional en configuracin seguidor.

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DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

plificador operacional una seal rampa La siguiente especificacin, el tiempo de


de la Fig. 10, y en la Fig. 11 se puede establecimiento, fue medida utilizando
observar la seal de salida. la configuracin de la Fig. 9, e ingre-
Se puede concluir que la salida se satu- sando al amplificador operacional una
ra en las cercanas de 1,12 V; luego de seal cuadrada con una amplitud de
esto, cualquier incremento en la seal 1V y 10 MHz de frecuencia. Se midi la
de entrada no reflejar ningn cambio transicin de bajo a alto, y result ser de
significativo en la salida. Esta especifi- aproximadamente 30 ns, y la transicin
cacin era de cuidado durante el diseo, de alto a bajo fue de 17,36 ns (Fig. 12).
ya que el amplificador operacional deba Sobrepas por mucho el valor esperado
soportar las seales provenientes de un para esta especificacin, as que no hay
bloque comparador. ms comentarios al respecto, adems de

Fig. 10. Seal rampa de entrada al amplificador operacional para medir los lmites mximos
de la seal de entrada antes de la saturacin

Fig. 11. Seal de salida del amplificador operacional que establece los lmites mximos
de la seal de entrada antes de la saturacin.

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Inge Cuc, vol. 9, no. 1, pp. 163-182, Jun, 2013

Fig. 12. Medicin del tiempo de establecimiento del amplificador operacional

que la disminucin del tamao de los En la Tabla III se presenta un resumen


transistores, en especial la merma de la de todas las especificaciones obtenidas
longitud del canal, contribuye a la me- de la simulacin del diseo.
jora en la velocidad de los transistores,
y por ende constituye una mejora signi-
ficativa en la respuesta de los circuitos
construidos con estos ltimos.

Las diferencias en las transiciones b-


sicamente radican en que el cambio de
alto a bajo esta bsicamente controlado
por los transistores nMOS, cuya movili-
Fig. 13. Amplificador operacional en configuracin
dad de portadores es mayor, por tratarse inversora con realimentacin resistiva
de electrones. La ltima especificacin
medida fue el intervalo de tensin de sa- Tabla III.
Especificaciones obtenidas en la simulacin
lida, para lo cual se utiliz una configu- del diseo propuesto
racin de amplificador operacional como
Especificacin
la mostrada en la Fig. 13. Esta especifi- Parmetro
obtenida
cacin fue muy cuidada durante la etapa
Ganancia en DC 132.59 dB
de diseo, por las mismas razones que Rango de Entrada en Modo Comn
se cuid el rango de entrada en modo Positivo 1.5 V
comn. Se ingres al circuito una seal Negativo -1.5 V
rampa como la mostrada en la Fig. 14, y Intervalo de Tensin de Salida
se obtuvo a la salida la seal mostrada Positivo 1.5 V
en la Fig. 15. Negativo -1.5 V
Ancho de Banda de
El resultado fue satisfactorio, ya que se Ganancia Unitaria
97.69 MHz

alcanz en la salida unos lmites com- Tiempo de Establecimiento


parables a las tensiones de alimentacin Paso de Salida 0V a 1V 30 ns
duales del amplificador operacional. Paso de Salida 1V a 0V 17.36 ns

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DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

Fig. 14. Seal rampa de entrada al amplificador operacional inversor con realimentacin resistiva

Fig. 15. Seal de salida del amplificador operacional inversor con realimentacin resistiva

La Tabla comparativa IV permite ob- CMOS y de esta forma la comparacin


servar el comportamiento del diseo es ms equilibrada. El amplificador ope-
propuesto en este artculo con respecto racional comercial presentado en [16]
a otros dos diseos, uno tambin acad- tiene un ancho de banda muy superior
mico y otro comercial para las variables al de los diseos acadmicos antes co-
de inters: ancho de banda de ganancia mentados, pero exhibiendo una ganan-
unitaria y ganancia DC. El amplificador cia de apenas 3 dB en DC. Este diseo
operacional presentado en [15] tiene un se escogi precisamente por lo anterior,
ancho de banda apenas superior en 18 ya que de esta manera queda claro que
MHz, aproximadamente, pero al costo el mejoramiento del ancho de banda trae
de ver reducida su ganancia en 42,59 consigo una prdida notable de ganan-
dB. Esto permite verificar la relacin cia. Se puede observar el costo de incre-
inversa entre el ancho de banda y la ga- mentar demasiado el ancho de banda de
nancia de los circuitos amplificadores. este tipo de amplificadores y el compro-
La razn por la que se escogi este dise- miso que existe entre estos dos parme-
o para contrastarlo con el aqu presen- tros, y cuyos niveles deben establecerse
tado es que utiliza tambin tecnologa segn la aplicacin especfica en la que

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Inge Cuc, vol. 9, no. 1, pp. 163-182, Jun, 2013

Tabla IV. Comparativa entre los valores de los parmetros especificados durante el diseo
y los obtenidos en las simulaciones

Amplificador
Diseo Diseo
Parmetro Operacional
Propuesto presentado en [15]
Comercial [16]
Proceso Tecnolgico CMOS 0.12 um CMOS 1.6 um Bipolar
Ganancia en DC 132.59 dB 90 dB 3 dB
Rango de Entrada en Modo Comn
Positivo 1.5 V - -
Negativo -1.5 V - -
Intervalo de Tensin de Salida
Positivo 1.5 V 2.1 V 5V
Negativo -1.5 V -2.1 V -5 V
Ancho de Banda de Ganancia
97.69 MHz 116 MHz 1.2 GHz
Unitaria
Tiempo de Establecimiento
Paso de Salida 0V a 1V 30 ns 62 ns 6 ns
Paso de Salida 1V a 0V 17.36 ns 61.5 ns 6 ns

se implementar el amplificador. Tam- 132 dB. El proceso de diseo fue tratado


bin se debe destacar el hecho de que el con gran detalle, para lo cual se llev a
uso de tecnologa bipolar permite con- cabo el estudio exhaustivo del proceso
seguir anchos de banda mayores, como de diseo de este tipo de circuitos ana-
lo establece la teora microelectrnica. lgicos, estableciendo una metodologa
De los diseos presentados no se puede que permite equilibrar las diferentes
concluir que uno sea superior a los otros restricciones del diseo dependientes
dos, pues la mejora de alguna especifica- de la aplicacin especfica. Se describe
cin se hace a costa del empeoramiento de forma minuciosa el proceso. Algunas
de otra, y por ende la conveniencia del especificaciones no se estudiaron en pro-
diseo estar sujeta a la aplicacin par- fundidad, tales como el tipo de proceso
ticular en la que se requiera. de fabricacin potencial que se debe uti-
lizar (pozo N, pozo Dual, etc.)
CONCLUSIONES En algunos casos fue necesario reali-
zar rediseos de forma iterativa para
El proceso de diseo seguido en este pro- obtener los resultados ms adecuados,
yecto dio como resultado un amplificador prctica comn en el diseo de sistemas
operacional CMOS con proceso tecnol- analgicos. El amplificador operacional
gico de 0,12 um, que en algunos casos propuesto en este artculo se compar
como mnimo cumpli las especificacio- con otros diseos a fin de observar las
nes proyectadas, y en otros excedi los ventajas que presenta, pero no se puede
objetivos de diseo por un alto margen. concluir que sea superior a los otros dos,
Las reas de rendimiento ms notables pues la mejora de alguna especificacin
fueron el tiempo de establecimiento de se hace a costa del empeoramiento de
30 ns, la frecuencia de ganancia unita- otra, y por ende la conveniencia de cual-
ria de 97 MHz, y la ganancia en DC de quier diseo estar sujeta a la aplicacin

181
DISEO DE UN AMPLIFICADOR OPERACIONAL CMOS DE AMPLIO ANCHO DE BANDA
Y ALTA GANANCIA PARA APLICACIONES DE ALTA VELOCIDAD

particular en la que se requiera, razn [5] J. Solomon, The monolithic op amp: A tuto-
por la cual existen tantos modelos de rial study. IEEE journal of solid-state cir-
amplificadores operacionales diferentes. cuits. Vol. SC-9, No. 6, (December, 1974); pp.
314-332.
[6] A. Rubio et al., Diseo de circuitos y sistemas
AGRADECIMIENTOS
integrados. Mxico, Alfaomega, 2005. 446 p.
Se hace una dedicatoria especial de [7] S. Franco, Design with operational am-plifiers
este trabajo a Abyghail Simancas Hei- and analog integrated circuits. Third Edition.
ne, hija del autor, cuyo nacimiento es lo United States, McGraw-Hill, 2002. 680 p.
mejor que le ha pasado en la vida y es [8] P. Gray and R. Meyer, Analysis and Design
la fuente de inspiracin de todo cuanto of Analog Integrated Circuits. Third Edition.
hace. El autor agradece a la Universidad United States, Prentice-Hall. 1993. 792 p.
de la Costa la oportunidad de llevar a
cabo estas investigaciones dentro de las [9] Application Note 1108. Understanding Single-
actividades del grupo de Investigacin Ended, Pseudo-Differential and Fully-Diffe-
GIACUC, porque si bien este diseo no rential ADC Inputs. MAXIM.
estaba asociado a los proyectos que ac- [10] MT-044TUTORIAL. Op Amp Open Loop
tualmente adelanta el equipo, el apoyo Gain and Open Loop Gain Nonlinearity. Ana-
y recomendaciones de cada uno de sus log Devices.
miembros fueron muy tiles, especial- [11] T. H. Lee, IC Op-Amps through the Ages. Nov-
mente en momentos en que el trabajo ember 18, 2002.
resultaba frustrante, as como la dispo-
[12] W. G. Jung, Op Amp Applications Handbook.
nibilidad de tiempo proporcionada.
Newnes, 2004.
[13] J. L. Simancas, Diagnstico de circuitos
REFERENCIAS integrados analgicos y de comunicaciones.
IngeUAN. Vol. 1, No. 2, 2011.
[1] A. Sedra and K. Smith, Circuitos microelectr-
nicos. 4 ed. Mxico: Oxford University, 1998. [14] J. L. Simancas, Bloque funcional para prue-
1232 p. bas de circuitos integrados analgicos y de se-
al mezclada. Tesis de Grado. Universidad del
[2] M. Rashid, Circuitos microelectrnicos: Anli-
Norte. Barranquilla, Colombia, 2006.
sis y diseo. Mxico: International Thomson,
1999. 990 p. [15] K. Bult and G. J. G. M. Geelen, A fast-settling
CMOS op amp for SC circuits with 90-dB DC
[3] R. Ruiz, Notas de clase del curso tcnicas de
gain. IEEE Journal of Solid-State Circuits.
anlisis y diseo electrnico UPCT. 179 p. Ma-
Vol. 25, No. 6 (1990). pp. 1379-1384.
terial no publicado.
[16] National Semiconductor Corporation, Comli-
[4] P. Gray and R. Meyer, MOS Operational am-
near CLC449 1.2 GHz Ultra-Wideband Mono-
plifier design: A tutorial overview. IEEE jo-
lithic Op Amp. United States, August 1996.
urnal of solid-state circuits. Vol. SC-17, No. 6,
(December, 1982), pp. 969-982.

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