Anda di halaman 1dari 18

UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA

INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II


FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

FUNDAMENTOS, ARQUITECTURA, Y
CARACTERÍSTICAS DE LOS CIRCUITOS
SAMPLE & HOLD
1. DIGITALIZACIÓN
La mayoría de las señales de interés práctico en los sistemas electrónicos,
tales como la voz, las señales biológicas, sísmicas, radar, etc., tienen una naturaleza
analógica, ya que están definidas en un intervalo continuo de tiempo y de
amplitudes. Así, las señales eléctricas en un televisor, en un teléfono o en un radio-
transmisor tienen una naturaleza analógica, desde un punto de vista temporal. Para
procesar estas señales utilizando medios digitales, es necesario tener sistemas que
las conviertan a secuencias y que permitan devolverlas al formato analógico con el
menor grado de distorsión posible.
Estos sistemas de representación de señales continuas en el tiempo sobre
una base de tiempos discreta, deben cumplir una serie de condiciones:
 Deben ser invertibles
 Deben preservar toda la información de interés presente en las señales.
Para poder cumplir estas condiciones, los sistemas mencionados utilizan el
muestreo periódico. Este es, en general, una operación no invertible. Sin embargo,
cuando se restringe el tipo de señales sobre las que se aplica, puede eliminarse esa
ambigüedad.

Los procesos básicos en la digitalización de señales son el filtrado para


limitar la señal en banda (espectro finito), el muestreo y retención de la señal a
través del circuito correspondiente a mas de dos veces la frecuencia máxima como lo
expresa el teorema de muestreo y cuantificación y codificación mediante un
convertidor analógico-digital con un tiempo de adquisición inferior al tiempo de

PÁGINA N° 1
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

retención y con la resolución en número de bits adecuada de acuerdo con la


precisión que necesitemos. Tanto el muestreador como el conversor serán
controlados por el circuito de temporización (o control) que generan la señal
muestreadora y las temporizaciones para generar la palabra código correspondiente
a cada muestra, e inicio y finalización de la conversión.
Los sistemas de conversión tienen sus ventajas y desventajas, que serán
mencionadas a continuación
VENTAJAS:
 Pueden ser manipuladas mediante software.
 Pueden repetirse de forma exacta.
 El almacenamiento es más seguro. El soporte debe proveer solo dos niveles.
DESVENTAJAS:
 Es un proceso inexacto. Información se pierde por la cantidad finita de bits.
 Los sistemas analógicos son más rápidos que los digitales.

PÁGINA N° 2
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

2. CIRCUITOS DE MUESTREO Y RETENCIÓN


2.1. Funcionamiento Básico:

Los circuitos de muestreo y retención (Sample and Hold, S&H) se usan


ampliamente en el procesado de señales analógicas y en sistemas de conversión de
datos para almacenar de forma precisa, una tensión analógica durante un tiempo
que puede variar entre menos de 1µseg y varios minutos.
Aunque conceptualmente son simples, sus aplicaciones están llenas de
sutilezas y en general las aplicaciones que necesitan solamente una velocidad
moderada y asimismo una moderada exactitud, generan pocos problemas, pero las
aplicaciones de alta velocidad y exactitud necesitan un cuidadoso diseño.
La figura muestra un circuito de muestreo y retención básico. Cuando se encuentra
en muestreo (modo SAMPLE S/H = 1), la señal de salida sigue a la señal de entrada.
Por el contrario, si se encuentra en retención (modo HOLD S/H = 0), la salida se
mantiene constante en el tiempo e igual al valor de la salida que ésta tuviera en el
instante en que se conmutó de muestreo a retención.
De este modo no hace falta que la conversión sea muy rápida; basta que lo sea la
adquisición de la muestra. La salida del CAD corresponde entonces al valor de la
entrada en el “instante” de muestreo. El tiempo de conversión vendrá limitado
solamente por el criterio de Nyquist.
Este circuito se podría interpretar como una memoria analógica. En SAMPLE está
memorizando la señal de entrada, mientras que en HOLD la recuerda y la mantiene
en el tiempo. Su principal finalidad consiste en mantener constante la señal que se
quiere convertir con un convertidor A/D. Por tanto, en sistemas de adquisición de
datos se colocaría justo delante del convertidor A/D, como lo muestra la siguiente
figura:

PÁGINA N° 3
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

No siempre es necesario colocar un SAMPLE/HOLD delante del convertidor. Eso


dependerá del tiempo de conversión del convertidor y sobre todo del tipo de señal a
convertir, ya que existen señales rápidas (señales acústicas, por ejemplo) y señales
que varían muy lentamente en el tiempo (como puede ser, temperatura) que no
requieren un SAMPLE/HOLD ya que de por sí son bastantes constantes durante el
tiempo de conversión del A/D.

Existen casos en los que la tecnología del convertidor no hace necesario el uso del
SAMPLE/HOLD incluso con señales rápidas, son aquellos que se basan en
tecnología de integración, cuya salida es un promedio del valor de la señal de
entrada durante ese intervalo de tiempo.

El SAMPLE/HOLD puede estar colocado en otro sitio diferente de nuestro sistema de


adquisición de datos (SAD). Por ejemplo, en algunas ocasiones necesitamos
conocer el valor de un conjunto de variables en el mismo instante de tiempo, (por
ejemplo, medidas en un terremoto), aunque después podamos emplear algo más de
tiempo en procesarlas.

En ese caso la estructura secuencial en el tiempo que antes vimos no sería la


adecuada, ya que los valores de las medidas se habrían tomado en tiempos
diferentes. Ahora debemos colocar n cadenas de adquisición de datos, lo cual resulta
caro, o bien montamos la estructura siguiente:

PÁGINA N° 4
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

en donde ahora se muestrean todas las señales a la vez, pasando todos los
SAMPLE/HOLD a retención al mismo tiempo, de manera que se dispondrá de las
medidas simultáneas. Tras esa toma de medidas se podrá ir estudiando cada una
de ellas en forma sucesiva. Con este sistema no se consigue una frecuencia de
muestreo muy alta ya que hay que esperar a analizar todas las medidas tomadas
para volver a colocar todos los SAMPLE/HOLD en posición de muestreo de nuevo.
Hay que resaltar también que en esta estructura no hace falta colocar un
SAMPLE/HOLD delante del convertidor A/D, ya que las señales que llegan a éste ya
se encuentran estabilizadas.

2.2. Funcionamiento Real:

Hasta ahora hemos visto qué es y cómo funciona un SAMPLE/HOLD desde un punto
de vista ideal. Vamos, ahora, a ver cómo está hecho y cómo se comporta como
elemento real de un circuito.
Su estructura interna es fácil de comprender que estaría formada por un
condensador, que almacena la tensión existente y un interruptor.

La señal S/H rige el comportamiento del interruptor. De tal manera que el modo ON
del interruptor coincide con el modo SAMPLE y el modo OFF con el modo HOLD de
mantenimiento.
Su funcionamiento sería:

1. Se cierra el interruptor (muestreo). Desde el punto de vista real tendríamos una


resistencia RON muy pequeña, pero no cero, en el lugar del interruptor, y una
resistencia Rg de la fuente con lo cual el condensador se carga con el valor Vi con
una constante de tiempo dependiente de CH, R ON y Rg

PÁGINA N° 5
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

2. Se abre el interruptor (retención) y a la salida tendremos la tensión suministrada


por el condensador.
Este circuito presenta los siguientes inconvenientes:
El tipo de condensador utilizado es muy importante si el proceso de muestreo es
rápido, ya que la rapidez de carga del condensador dependerá de su constante de
tiempo τ =RON . Rg . CH.
Este tiempo de adquisición que es el tiempo de carga del capacitor es alto lo que
limita la velocidad de trabajo o sea la frecuencia.
La resistencia de carga RL que puede ser real o parásita durante la toma de muestra
produce un divisor resistivo junto con Rg y R ON provocando una caída de tensión que
ocasiona un error.
Durante el tiempo de mantenimiento el capacitor se descarga a través de RL
generando un error de conversión
Si utilizamos un interruptor mecánico los tiempos de apertura y cierre limitan la
frecuencia de trabajo además de los problemas de rebotes y desgaste de los
contactos.

2.3.Distinto tipos de circuitos S/H:

Para eliminar algunos de los problemas planteados arriba, al circuito que teníamos
hay que darle dos retoques importantes: hay que añadirle, tanto a la entrada como a
la salida, un seguidor de tensión y reemplazar el interruptor mecánico por un
interruptor con un FET

El seguidor de tensión a la salida hace que nuestro circuito tenga alta impedancia a
la salida, con lo cual evitamos que al conectarse a otro circuito, con impedancia de
entrada Z, el condensador se descargue. A la entrada también es necesario ese
seguidor de tensión para conseguir que la impedancia de la fuente de entrada sea
cero y consigamos así que la constante de tiempo sólo dependa de R ON y C y, por
tanto, que sea perfectamente conocida y pequeña.
Con el interruptor cerrado, el condensador se carga con la tensión existente a la
salida del primer amplificador. El tiempo que se considera de carga depende del
error que se admita o sea de la precisión necesaria de adquisición

PÁGINA N° 6
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

Si se admite un error del 1% se considera 5τ como el tiempo de carga. Pero si el


error admitido es del 0,1% entonces hay que considerar 7 τ.
El segundo amplificador tiene como función el evitar que haya una salida de
intensidad del condensador que permita que este se descargue cuando el interruptor
esté abierto. Esto no es realmente así ya que el propio condensador tiene un efecto
resistivo en paralelo y además algo de intensidad circula por el amplificador, al
menos la intensidad de polarización, además hay que agregar las fugas a través del
FET de conmutación. La intensidad de polarización del amplificador se logra
disminuir utilizando amplificadores con entrada FET.
Por su parte, el primer amplificador sirve para que la constante de tiempo sea sólo
RON . C. Si el amplificador no estuviese, habría que tener en cuenta en el cálculo de τ
la impedancia de salida de la etapa anterior. En el seguidor de tensión esta
impedancia es nula (realmente es del orden de decenas o alguna centena de
ohmios) por lo que no influye en τ.
Este sample & hold tiene en cualquier caso la desventaja de que la velocidad de
carga del condensador disminuye exponencialmente según este se va cargando.
Para aumentar esta velocidad de carga hay que pensar en algún procedimiento para
que la velocidad de carga permanezca constante.
Otro inconveniente es que al no ser realimentado el circuito, cualquier error que se
produzca se acumula y aparece en salida. Por ejemplo la tensión de offset. En
efecto, en ausencia de algún error, pasado un transitorio, en cualquier punto del
circuito incluido Vo se tiene la tensión de entrada Va. Pero si aparece una Voffset en
la entrada esta se acumula a la salida sin poderse eliminar. En cambio, con circuitos
realimentados, este problema no ocurre.

Veamos el circuito de la figura:

Cuando el interruptor esta cerrado (modo muestreo), Vo = Vi ya que V+ = V- = Vi y


además pasado el transitorio el condensador está cargado a la misma tensión Vi.
Funciona, por tanto, correctamente. Pero cuando abrimos el interruptor (modo
mantenimiento) el primer amplificador queda en lazo abierto con lo cual tendrá una
saturación positiva o negativa dependiendo del valor de Vi. Si por ejemplo la
alimentación de polarización del amplificador esta en ±15 V en salida tendremos
unos ±12 V ya que en saturación un amplificador presenta unos 2 o 3 V menos en
salida que la alimentación de polarización independientemente de lo que tenga en
entrada. Si por ejemplo esta es de 0,5 V, se tiene que en modo muestreo, la

PÁGINA N° 7
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

salida es 0,5 V. Si en ese momento se abre el interruptor y se pone en modo


mantenimiento, la Vo1 se dispara a ±12 V. Si se pasa de nuevo a modo muestreo
cerrando el interruptor, la entrada está en torno a 0,5 V pero la V o1 esta a ±12 V y
tiene que evolucionar hasta los 0,5 V.
Esto toma un tiempo muy alto hasta que el amplificador se estabilice. Esto no
significa mal funcionamiento pero sí tiempos muy largos.

Un modo de arreglar esto es poner tres interruptores.

El estado de los interruptores para que en modo muestreo se comporte este circuito
igual que el anterior y en modo mantenimiento se eviten los tiempos largos será

SWITCH M. MUESTREO M. MANTENIMIENTO


SW1 Cerrado Abierto
SW2 Abierto Cerrado
SW3 Cerrado Abierto

• En modo de muestreo los interruptores están configurados para que quede el


mismo circuito que antes. LA RON del SW3 no influye ya que va conectada al terminal
inversor del OP1 y a SW2 que está abierto por lo que en ningún caso hay circulación
de intensidad.
• En modo de mantenimiento SW2 Cerrado para que haya realimentación en OP1 y
sea un seguidor de tensión.
• SW3 Abierto para aislar la salida de la entrada.
Como se ve el comportamiento de SW2 es el contrario al de los otros dos con lo que
los tres interruptores pueden ser controlados por la misma señal S/H que en el caso
de SW2 llevará un inversor.
Otra solución es la que se muestra a continuación utilizando diodos de conmutación.

En modo de muestreo los diodos están en corte ya que si el interruptor está cerrado,

PÁGINA N° 8
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

Vi =V +=V- y en el punto A se tiene la tensión Vi y también en Vo y por tanto en C ya


que es Vo = V-= V+ =VC. Se tiene por tanto la misma tensión a ambos lados de los
diodos con lo que estos se cortan. Además, y por la misma razón que antes, no
influye la resistencia R. El circuito es, por tanto, el inicial.

En modo mantenimiento se tiene que los diodos estaban abiertos y ahora al abrir el
circuito se producirán los siguientes cambios: OP1 se queda en lazo abierto con lo
que tiende a saturarse. Pero los diodos lo evitan ya que en A se tiene la tensión V o.
Al tender el amplificador a saturación la V o1 tiende a crecer o a disminuir. En el
momento en que la Vo1 se separe de Vo una tensión VON, el diodo correspondiente
comienza a conducir y fija la tensión
Vo1 = Vo + VON.
Es decir
Si Vi>Vo el amp1 se satura positivamente y D2 ON
Si Vi<Vo el amp1 se satura negativamente y D1 ON
En ambos casos la Vo1 y la Vo solo difieren en la VON con lo que al cerrar de nuevo, el
proceso será más rápido.

De esta manera conseguimos evitar que el amplificador 1 se separe mucho del valor
inicial y en saturación, uno de los diodos conduce, convirtiéndose en una fuente de
tensión de 0,7 V.
Con ello, en retención, se mantiene el valor de V o1 a sólo 0,7 V por encima o por
debajo de l valor de partida. De esta manera al volver a muestreo el proceso es
mucho más rápido ya que la diferencia de tensiones es mínima.

Existen circuitos integrados que responden a esta estructura, uno de ellos es el


LF 398 cuyo esquema se muestra en la siguiente figura

La referencia lógica establece el valor del 0 lógico, típicamente 0 V. El terminal


2 permite ajustar la tensión de offset del amplificador A 1 y así compensar el offset
total del sample and hold. El capacitor se elige de manera que la deriva (droop) sea
menor que el valor requerido teniendo en cuenta que con la llave abierta (es decir en
retención) la corriente que sale por el terminal 6 está entre 30 pA y 200 pA.
En los circuitos vistos hasta ahora como en otros circuitos de muestreo y
mantenimiento es necesario tener en cuenta la capacidad del dispositivo de
conmutación (en este caso el FET de unión) entre el electrodo de control y el

PÁGINA N° 9
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

terminal del dispositivo conectado a la capacidad de almacenamiento. Esta


capacidad del dispositivo (conjuntamente con cualquier capacidad parásita en
paralelo) origina el llamado error de offset de muestreo a mantenimiento. Para
explicar la causa de este error considerémosla situación en el instante en que la
tensión de control pasa del nivel de conducción al nivel de corte. Necesitamos que
después de la transferencia al nivel de corte (mantenimiento) la carga en el
condensador de almacenamiento siga siendo la misma que al final del intervalo de
carga que precede inmediatamente al paso a la condición de mantenimiento. Sin
embargo el cambio brusco de la tensión de control transferirá una carga al
condensador de almacenamiento C, o desde el, y, por lo tanto generará un error de
offset. Si Cd es la capacidad del dispositivo y la diferencia en los niveles de la tensión
de control es Vg el error de offset de muestreo a mantenimiento ΔV viene dado por
Cd
V = V
C g
Por ejemplo supongamos Vg = 5V Cd = 10 pf y C = 0,01 μf hallamos que
ΔV = 10 mV. Cuando no son aceptables errores de esta magnitud es necesario
proveer alguna compensación para esta inyección de carga. Un método sencillo y
directo de compensación consiste en utilizar una forma de onda similar a la de
conmutación pero de polaridad invertida. Esta forma de onda invertida de amplitud
V’g es aplicada a través de un condensador C’d a la entrada del condensador de
almacenamiento y se consigue una buena compensación haciendo
C’d. V’g = Cd. Vg
La figura siguiente muestra un circuito que incorpora esta corrección correspondiente
al CI Intersil 5110

Existe otro error llamado ¨glitching¨ que es un impulso aleatorio que ocurre en la
entrada del operacional cuando la tensión de control pasa de 1 lógico a cero lógico,

PÁGINA N° 10
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

debido a la capacidad parásita Cd. Este error también se reduce con la presencia de
C’d .
Existe una variante del circuito anterior que usa un solo amplificador operacional y se
muestra en la siguiente figura:

En este circuito un solo amplificador operacional ofrece alta impedancia de


entrada analógica y aísla el condensador de almacenamiento C.
Durante el muestreo T1 y T3 conducen mientras que T2 está en corte. El
amplificador ofrece alta impedancia de entrada para V A y una baja impedancia de
salida para cargar C.
Durante el mantenimiento, T1 y T3 están en corte y T2 conduce. Ahora el
amplificador actúa como buffer o separador entre el condensador y la salida.
Las capacidades parásitas de T2 y T3 se compensan, por estar alimentados
por tensiones opuestas.

PÁGINA N° 11
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

Supongamos ahora, que en un sistema de adquisición de datos, pretendemos tomar


medidas con una frecuencia del orden de 1 MHz. Esto quiere decir que el período de
muestreo debe ser, como máximo, de 1 µs. Como sabemos el tiempo de muestreo
dependerá básicamente de la constante de tiempo del condensador, que a su vez
depende de la capacidad del condensador. Por ello, debemos usar valores de C muy
pequeños (220 pF), a pesar de los cuales no se consigue todavía el tiempo de
muestreo deseado. Eso se debe al hecho de que el condensador al tiempo que se va
cargando, va disminuyendo la corriente eléctrica que recibe.
Al principio, con el condensador descargado, la intensidad es máxima, pero a
medida que aumenta la carga almacenada la intensidad disminuye, y lo hace de
forma exponencial. Si nos fijamos en el circuito siguiente, observamos que la
intensidad depende de VC y ésta no es constante

Por tanto, si nos interesa una carga rápida debemos evitar este problema. Esto se
puede llevar a cabo con el circuito siguiente.

En muestreo (SW cerrado) el interruptor hace el papel de R ON y en régimen


estacionario es Vo=Vi, por tanto la intensidad I será

Este diseño presenta una ganancia unidad, por lo que se le da el nombre de


SAMPLE/HOLD no inversor, lo cual se puede determinar también viendo que la
entrada del circuito llega a la entrada no inversora del primer amplificador.

PÁGINA N° 12
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

Otro circuito capaz de realizar la carga del condensador a intensidad constante, es el


que mostramos a continuación, con la principal diferencia de que ahora la ganancia
es G=-1, por ello, recibe el nombre de SAMPLE/HOLD inversor. Ahora, la entrada al
circuito se hace por el terminal inversor del primer amplificador.

Suponiendo que las resistencias son del mismo valor R, la salida V 0 tendremos:

Mostramos el siguiente circuito como variante del anterior donde se incluye la


compensación por inyección de carga y glitching

PÁGINA N° 13
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

Hasta ahora hemos visto el SAMPLE/HOLD como un circuito ideal, sin embargo la
realidad no es exactamente lo que hemos visto hasta este momento. Por ello, y para
ver cuánto se aleja un SAMPLE/HOLD real de su comportamiento ideal, los
fabricantes definen una serie de parámetros que nos dan una idea de esa
desviación. Antes de ver algunos de esos parámetros característicos, vamos a ver
los principales problemas que presenta un SAMPLE/HOLD real:

• Está claro que los tiempos empleados no son instantáneos. Los interruptores,
condensadores, etc., requieren de un tiempo para llevar a cabo su tarea. Por ello, los
parámetros característicos nos deben indicar cuáles son los tiempos reales de
funcionamiento del SAMPLE/HOLD en muestreo y retención. También nos indicarán
la precisión de carga del condensador C en muestreo.

• También es importante conocer la magnitud de los errores en la salida y a qué son


debidos. Así, en el período de muestreo es interesante conocer la precisión del
tiempo de muestreo y en retención es conveniente conocer cómo varía, en el tiempo,
la salida por la descarga del condensador y cómo a través de capacidades parásitas
aparecen variaciones puntuales en la salida que siguen a la señal de entrada.

Vamos a ver algunos de los parámetros característicos facilitados por los fabricantes,
para ello los vamos a separar en dos grupos: muestreo y retención.

MUESTREO:

En la figura siguiente vemos el valor de la entrada al SAMPLE/HOLD, que varía en el


tiempo; su salida, que al principio es constante, por estar en HOLD y cómo al pasar
de retención a muestreo, la señal de salida evoluciona hacia el valor actual de la
señal de entrada. En 1 se representa el hecho de que la respuesta, al pasar a
muestreo, no es instantánea. En 2 tenemos un cierto tiempo que emplea en alcanzar
el valor actual y, por último, en 3 se observa cómo el valor no se estabiliza al instante
sino que necesita un cierto tiempo para ello.

PÁGINA N° 14
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

Tiempo de adquisición tADQ:


Es el tiempo que transcurre desde que se da la orden de pasar de retención a
muestreo, hasta que la salida alcanza a la entrada dentro de un margen de error
establecido. Este tiempo será mayor cuanto mayor sea la precisión requerida. Para
el SAMPLE/HOLD SHC76 de Burr-Brown los tiempos de adquisición son:

Para ± 0,01% y 20 V tADQ= 3 µs


Para ± 0,003% y 20 V tADQ= 6 µs

En donde los 20 V que aparecen representa la máxima variación posible que permite
el SAMPLE/HOLD correspondiente y los tiempos dados se refieren a ese caso, que
naturalmente será el peor posible.
Una vez aplicada la señal de control, la señal de salida tarda un tiempo en comenzar
a responder (1) y después otro en llegar a valer lo mismo que la entrada (2). Pero
una vez que alcanza el valor de entrada, la inercia hace que se pase y que durante
un tiempo (3) esté oscilando hasta alcanzar definitivamente de forma estacionaria a
la señal de entrada a la que sigue. Pues bien, algunos fabricantes llaman tiempo de
adquisición al tiempo 1+2 mientras que otros a la suma de los tiempos 1+2+3. Para
saber a qué definición nos estamos refiriendo hay que mirar la explicación del
fabricante. en el caso del SHC76 se refiere a la suma de los tres tiempos.
En caso de que sólo se refiera a los dos primeros, al tercero se le da el nombre de
tiempo de establecimiento o asentamiento en el modo de muestreo.

MANTENIMIENTO:
En el modo de mantenimiento se tienen varias fuentes de error. Las tres principales
son:
1. El tiempo que pasa desde que al interruptor analógico le damos la orden de
abrirse hasta que lo hace.

PÁGINA N° 15
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

2. Las variaciones que pueden aparecer en la salida debido a las variaciones que se
producen en la entrada aunque el interruptor esté abierto.

3. La pérdida de tensión en el condensador a medida que pasa el tiempo y que hace


que la tensión en la salida se vaya perdiendo.
Vamos a estudiar el significado y el rango de valores de cada uno de estos errores
.
1. Se denomina tiempo de apertura tA al tiempo que transcurre desde que la señal de
control pasa de modo muestreo a modo retención hasta que la señal de salida deja
de seguir a la entrada. Se mide desde el 50% del cambio de la señal de control hasta
el instante en que la salida deja de seguir a la entrada.

Para el SHC76 este tiempo de apertura es de 30 ns lo que demuestra que hay un


dominancia clara del tiempo de adquisición sobre el tiempo de apertura.

Sin embargo tampoco es este el comportamiento real ya que existe una


incertidumbre del tiempo de apertura tA que como su nombre indica es un margen de
error existente en el propio tiempo de apertura y que aunque es más pequeño
(0'4 ns en el SHC76) puede tener más importancia por su carácter de "desconocido o
imprevisto". Además puede aparecer al igual que en el modo muestreo un tiempo de
asentamiento que es el tiempo que tarda la señal en dejar de oscilar alrededor del
valor final. Algunos fabricantes, como Burr-Brown lo incluyen en el tiempo de
apertura.

Se tiene por tanto que el tiempo total necesario por un S/H para hacer el ciclo
completo de lectura y retención necesario para poder entregar la señal al convertidor
A/D tTOTAL= tADQ+tA+Δ tA
donde se aprecia que el factor dominante es el tiempo de adquisición.
Todos los valores dados y los que en general dan los fabricantes son para el peor de
los casos. Es decir, errores máximos.

PÁGINA N° 16
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

2. Para que el circuito funcione correctamente la señal de salida debe ser justo la
que había cuando se abrió el interruptor. Pero esta orden se da mediante un pulso
introducido en S/H.

Aunque el interruptor analógico esté abierto, existen capacidades parásitas entre la


fuente y el drenador del JFET (entrada y salida del interruptor) de forma que existe
un camino entre entrada y salida. A través de ese camino, parte de la entrada se
transfiere a la salida, apareciendo como una variación de tensión en salida que se
denomina escalón y que representa el error producido a la salida debida al pulso de
control que se aplica al interruptor analógico.

Para el SHC76 este error es de unos 4 mV. Sin embargo este es un valor máximo
por lo que el inconveniente que presenta este escalón es que al no ser un valor fijo
no es posible evitarlo o contrarrestarlo.
El camino entre entrada y salida produce además que no sólo el pulso de control
pase en parte a la salida, sino que también la propia entrada tenga un camino de
paso apareciendo en parte en la salida.

Se define un parámetro de atenuación o rechazo que B y da la atenuación de paso


en el modo retención entre la entrada y la salida. Para el produce el circuito al
posible paso de señal de la entrada a la salida. Se mide en d SHC76 es de 86 dB.

PÁGINA N° 17
UNIVERSIDAD TECNOLÓGICA NACIONAL – FACULTAD REGIONAL LA RIOJA
INGENIERÍA ELECTRÓNICA – CÁTEDRA: TÉCNICAS DIGITALES II
FUNDAMENTOS, ARQUITECTURA Y CARACTERÍSTICAS DE LOS CIRCUITOS SAMPLE & HOLD

3. Debido a las pérdidas que presenta el condensador, a las capacidades parásitas


etc., se producen pérdidas en la salida de forma que esta no es un nivel estacionario
sino algo que disminuye con el tiempo. e la variación de tensión en la salida a lo
largo del tiempo en régimen permanente. Se
El parámetro que mide este error es la caída que mid mide en V/s. El SHC76 tiene
una caída de 1V/s.
Esto es una cantidad muy grande. Sin embargo hay que tener en cuenta que el
tiempo que tarda el A/D en hacer una conversión es 1 µs o algo más, se realizan
unas 100000 conversiones por segundo por lo que el tiempo que pasa entre una y
otra es muy pequeño y este parámetro casi no influye. Sin embargo en algunas
ocasiones hay que tenerlo en cuenta.
Como hemos indicado, la caída se debe principalmente a tres factores
• Las pérdidas en el condensador, las cuales dependen mucho de la tecnología de
fabricación. La pérdida se puede modelar como una R en paralelo con C. Si el
condensador es de la tecnología adecuada las perdidas deben ser pequeñas.

• El condensador no está aislado sino que va conectado al interruptor analógico y al


amplificador de salida. En el amplificador existen las corrientes de polarización que
hacen que haya una posibilidad de descarga del C. Por tanto si se quiere un S/H con
poca caída, se debe seleccionar un amplificador de salida con intensidades de
polarización pequeñas.

• El valor de C influye mucho en la descarga, siendo más importante esta influencia


cuanto menor sea C.
La elección del valor de C se tiene que hacer teniendo en cuenta que influye de
forma contraria en dos características del S/H ambas deseables: bajos tiempos y
exactitud. En efecto: cuanto mayor sea C menor es la caída pero mayor el tiempo de
adquisición debido a que aumenta el tiempo de carga del C. Por tanto hay que
buscar un valor de compromiso entre ambos factores.

En resumen vemos que el S/H tiene utilidad para adquirir la señal de entrada y
permitir que se haga la conversión mediante el A/D. Tiene una entrada y una salida y
una señal de control que pasa de modo muestreo a modo retención. De todos los
parámetros debidos a fuentes de error, sólo hay que tener en cuenta siempre el
tiempo de adquisición y el escalón también puede ser preocupante. Los demás
parámetros habrá que considerarlos o no dependiendo de la aplicación.
El resto de las características se deberán estudiar de la nota de aplicación AN 775
de National

PÁGINA N° 18