Anda di halaman 1dari 36

Nokia Networks

WCDMA RAN, Rel. WCDMA
16, Operating Documentation,
Issue 02

SF20H 
DN70190646
Issue 01A
Approval Date 2011-11-30
 
 
 
SF20H

The  information  in  this  document  applies  solely  to  the  hardware/software  product  (“Product”)  specified
herein, and only as specified herein.

This document is intended for use by Nokia Solutions and Networks' customers (“You”) only, and it may not
be used except for the purposes defined in the agreement between You and Nokia Solutions and Networks
(“Agreement”)  under  which  this  document  is  distributed.  No  part  of  this  document  may  be  used,  copied,
reproduced,  modified  or  transmitted  in  any  form  or  means  without  the  prior  written  permission  of  Nokia
Solutions  and  Networks.  If  you  have  not  entered  into  an  Agreement  applicable  to  the  Product,  or  if  that
Agreement has expired or has been terminated, You may not use this document in any manner and You
are obliged to return it to Nokia Solutions and Networks and destroy or delete any copies thereof.

The  document  has  been  prepared  to  be  used  by  professional  and  properly  trained  personnel,  and  You
assume full responsibility when using it. Nokia Solutions and Networks welcome Your comments as part of
the process of continuous development and improvement of the documentation.

This  document  and  its  contents  are  provided  as  a  convenience  to  You.  Any  information  or  statements
concerning the suitability, capacity, fitness for purpose or performance of the Product are given solely on
an “as is” and “as available” basis in this document, and Nokia Solutions and Networks reserves the right
to change any such information and statements without notice. Nokia Solutions and Networks has made all
reasonable efforts to ensure that the content of this document is adequate and free of material errors and
omissions,  and  Nokia  Solutions  and  Networks  will  correct  errors  that  You  identify  in  this  document.  But,
Nokia Solutions and Networks' total liability for any errors in the document is strictly limited to the correction
of such error(s). Nokia Solutions and Networks does not warrant that the use of the software in the Product
will be uninterrupted or error-free.

NO  WARRANTY  OF  ANY  KIND,  EITHER  EXPRESS  OR  IMPLIED,  INCLUDING  BUT  NOT  LIMITED  TO
ANY  WARRANTY  OF  AVAILABILITY,  ACCURACY,  RELIABILITY,  TITLE,  NON-INFRINGEMENT,
MERCHANTABILITY  OR  FITNESS  FOR  A  PARTICULAR  PURPOSE,  IS  MADE  IN  RELATION  TO  THE
CONTENT  OF  THIS  DOCUMENT.  IN  NO  EVENT  WILL  NOKIA  SOLUTIONS  AND  NETWORKS  BE
LIABLE  FOR  ANY  DAMAGES,  INCLUDING  BUT  NOT  LIMITED  TO  SPECIAL,  DIRECT,  INDIRECT,
INCIDENTAL  OR  CONSEQUENTIAL  OR  ANY  LOSSES,  SUCH  AS  BUT  NOT  LIMITED  TO  LOSS  OF
PROFIT,  REVENUE,  BUSINESS  INTERRUPTION,  BUSINESS  OPPORTUNITY  OR  DATA  THAT  MAY
ARISE FROM THE USE OF THIS DOCUMENT OR THE INFORMATION IN IT, EVEN IN THE CASE OF
ERRORS IN OR OMISSIONS FROM THIS DOCUMENT OR ITS CONTENT.

This document is Nokia Solutions and Networks’ proprietary and confidential information, which may not be
distributed  or  disclosed  to  any  third  parties  without  the  prior  written  consent  of  Nokia  Solutions  and
Networks.

Nokia  is  a  registered  trademark  of  Nokia  Corporation.  Other  product  names  mentioned  in  this  document
may be trademarks of their respective owners, and they are mentioned for identification purposes only.

Copyright © 2015 Nokia Solutions and Networks. All rights reserved.

f Important Notice on Product Safety
  This product may present safety risks due to laser, electricity, heat, and other sources of danger.

Only  trained  and  qualified  personnel  may  install,  operate,  maintain  or  otherwise  handle  this
product and only after having carefully read the safety information applicable to this product.

The  safety  information  is  provided  in  the  Safety  Information  section  in  the  “Legal,  Safety  and
Environmental Information” part of this document or documentation set.

Nokia  Solutions  and  Networks  is  continually  striving  to  reduce  the  adverse  environmental  effects  of  its
products and services. We would like to encourage you as our customers and users to join us in working
towards a cleaner, safer environment. Please recycle product packaging and follow the recommendations
for power use and proper disposal of our products and their components.

If you should have questions regarding our Environmental Policy or any of the environmental services we
offer, please contact us at Nokia Solutions and Networks for any additional information.

2 DN70190646 Issue: 01A
SF20H

Table of Contents
This document has 36 pages
   
Summary of changes..................................................................... 6
   
1 SF20H overview.............................................................................7
   
2 SF20H capacity and performance..................................................9
   
3 SF20H structure........................................................................... 11
3.1 Mechanical structure of SF20H.................................................... 11
3.2 Logical structure of SF20H........................................................... 11
3.3 External interfaces of SF20H....................................................... 14
3.4 Internal interfaces of SF20H........................................................ 16
   
4 SF20H operation.......................................................................... 18
   
5 SF20H power consumption..........................................................20
   
6 Jumper settings of SF20H C110468............................................ 21
   
7 SF20H connector maps............................................................... 22
7.1 Daughter board connector........................................................... 22
7.2 Backplane connectors..................................................................27

Issue: 01A DN70190646 3
SF20H

List of Figures
Figure 1 operating environment of the SF20H....................................................7
Figure 2 Logical structure of the SF20H........................................................... 12
Figure 3 Front panel of SF20H......................................................................... 18
Figure 4 Jumper blocks of the SF20H.............................................................. 21

4 DN70190646 Issue: 01A
SF20H

List of Tables
Table 1 Typical power consumption of SF20H................................................ 20
Table 2 Connector map of processor connector between SFCO-A and SFS20.
22
Table 3 Connector map of high-speed connector between SFCO-A and
SFS20.................................................................................................24
Table 4 Connector map of backplane connector J1 in SFCO-A .....................27
Table 5 Connector map of backplane connector J2 of SFCO-A .................... 29
Table 6 Connector map of backplane connector J3 of SFCO-A .................... 30
Table 7 Connector map of backplane connector J4 in SFCO-A .....................31
Table 8 Connector map of backplane connector J5 in SFCO-A .....................32
Table 9 Connector map of backplane connector J1 of SFS20........................ 33
Table 10 Connector map of backplane connector J3 of SFS20 ....................... 35

Issue: 01A DN70190646 5
   

Summary of changes SF20H

Summary of changes
Changes between document issues are cumulative. Therefore, the latest document
issue contains all changes made to previous issues.
Please note that the issue numbering system and safety information are changing. For
more information, see Guide to WCDMA RAN Operating Documentation.
Changes between Issues 1-0 (2010-09-01, RU20) and 01A (2011-11-30, RU20)
SF20H operation (4)

• The description of the LED indicator is updated.
Issue 1-0
First issue.

6 DN70190646 Issue: 01A
   

SF20H SF20H overview

1  SF20H overview
Main functions of SF20H
The main function of the Switch Fabric plug-in unit (SF20H) is to switch cells from input
to output ports. Within the SF20H, switching is protocol independent. This means that
before the cells are sent to the fabric, they are encapsulated inside a special fabric
frame. With a total of 32 ports, the SF20H provides a 2.5 Gbit/s serial switching fabric
interface (SFPIF2G5). Several SFPIF2G5 ports can be combined for higher capacity
ports.
The port interfaces can be configured for redundant network interface and multiplexer
units. The active input is selected inside the SF20H plug-in unit, and the port redundancy
of the SFPIF2G5 ports is implemented by mirroring two fabric ports together. Thus the
redundant port consumes the port capacity.
Operating environment of SF20H
The operating environment of the SF20H is presented in Figure 1: operating environment
of the SF20H.

Figure 1 operating environment of the SF20H
1

Highbitrate(1G6) 0
networkinterfaceunit
SFPIF2G5
interfaces

1
0
Unitx

MUX
Unity

SF20H

Computer 1
unit0 0

Computer
unit1 MUX

_ACT_EXT

Multiplexerport
interface
LANinterface (RJ-45) _ACT_2N
Serviceterminal(RS-232)
interface(RJ-45)

48V,5V HMSbus 19.44MHz

DN70166822

Issue: 01A DN70190646 7
   

SF20H overview SF20H

The 2.5 Gbit/s serial switching fabric port interface (SFPIF2G5) connects the SF20H to
the multiplexer (MUX) or to a high bit rate network interface unit (unit which has an
SFPIF2G5 interface). The interface is duplicated to support a redundant multiplexer.
The multiplexer port interface provides the SF20H with a connection to the internal
communications. The interface is duplicated to support a redundant multiplexer.
The activity signal of the switching fabric is forwarded to the redundant switching fabric.
The SF20H has an interface to the hardware management system (HMS). The interface
is duplicated.
The timing and synchronization interface connects the SF20H unit to a timing and
synchronization, SDH, stratum 3 unit (TSS3) or in some cases to a timing buffer (TBUF)
unit. The TSS3/TBUF unit provides a 19.44 MHz clock signal. The interface is
duplicated.
The SF20H receives -48 VDC supply voltage and 5 V power feed for the HMS through
the backplane connectors. Both interfaces are duplicated.

8 DN70190646 Issue: 01A
   

SF20H SF20H capacity and performance

2  SF20H capacity and performance
Processor and memory
The capacity and performance of the processor and memory are as follows:

• Motorola integrated communications microprocessor (PowerQUICC™ II) including
the embedded PowerPC core (EC603e™) and the communications processor
module (CPM)
• 256 MB of 60x bus SDRAM (code/data memory)
• 8 MB of boot flash
• 8 MB of local bus SDRAM (CPM data memory)
• local bus and 60x bus speed 100 MHz, core speed 450 MHz, CPM speed 300 MHz
ATM switching
The capacity and performance of the ATM switching are as follows:

• protocol-independent switching core of 80 Gbit/s, half of which is reserved for routing
and framing overhead (link speed-up)
• 32 ports of serial data line of 2.5 Gbit/s
• ports can be combined for higher data rates
• ATM cell rate of about 3.9 Mcells/s per port (corresponds to a user data rate of 1.65
Gbit/s)
• total capacity depends on the port configuration (mirroring of high-speed ports
decreases the capacity)
• unlimited spatial multicast
• 1024 unicast routing queues and 64 multicast routing queues (however, note that in
a stand-alone PI40SAX fabric there are 32 queues rigidly associated with each of the
output ports)
2.5 Gbit/s serial switching fabric port interface (SFPIF2G5)
The capacity and performance of the switching fabric port interface are as follows:

• 32 ports of 3.9 Mcells/s ATM cell rate (corresponds to a user data rate of 1.65 Gbit/s)
• one input or output port consists of one serial data line of 2.5 Gbit/s
• ports can be combined for higher data rates
• duplication needs its own fabric port
• the maximum cable length is 5 m
Multiplexer port interface
The capacity and performance of the multiplexer port interface are as follows:

• one duplicated port
• the nominal data transfer rate of a single serial interface is 160 Mbit/s
• the maximum cable length at least 5 m
Hardware management system slave node
The capacity and performance of the hardware management system slave node are as
follows:

• 16-bit microcontroller, 10 KB on chip RAM, two integrated CAN controllers
• 256 KB external program memory, 8 KB dual-port RAM

Issue: 01A DN70190646 9
   

SF20H capacity and performance SF20H

• 25 MHz maximum operating frequency
• maximum bit rate of the HMS bus is 1 Mbit/s (40 m cable)
• The maximum transfer speed of a CAN bus is 1 Mbit/s allowing 14925 CAN data
frames/s with no data bytes or 7633 CAN data frames/s with five data bytes to be
transferred, resulting in the highest payload capacity to be 488 kbit/s at 1 Mbit/s wire
speed. When using HMS message mapping to the CAN data frame, the maximum
payload is 366 kbit/s at 1 Mbits/s wire speed.
Refresh PLL
The capacity and performance of the refresh PLL are as follows:

• 155.52 MHz low jitter reference clock for serializer/deserializer (SerDes) functionality
of switching fabric port interfaces
• 19.44 MHz reference clock for the UX-FPGA and PQ2 real-time clock

10 DN70190646 Issue: 01A
   

SF20H SF20H structure

3  SF20H structure

3.1  Mechanical structure of SF20H
The SF20H consists of two component boards: switch fabric control and 20 Gbit/s switch
part variant A (SFCO-A) and switch fabric switch port supplement part (SFS20). They
share the same front panel but have individual backplane connectors. The SF20H
occupies two slots of the subrack. The printed wiring boards (PWBs) are supported to
each other with mechanical parts. There is also a signal connector between the PWBs.

3.2  Logical structure of SF20H
The SF20H plug-in unit consists of the following hardware blocks(See Figure 2: Logical
structure of the SF20H):

• 40 Gbit/s switching fabric (SFB40)
• PQ2 HiP7-based computer core (PPC7)
• Physical layer 10/100 Mbit/s Ethernet (ETH-A) (one block for the backplane Ethernet
interface and one for the mixed backplane Ethernet/testing interface; the backplane
Ethernet is reserved for future use)
• UTOPIA extender 1x160 Mbit/s variant A (UX1-A)
• HMS slave node variant B (HMSS-B)
• Refresh PLL (RFP-C)
• DC/DC units (DCDC) (one for each component board)

Issue: 01A DN70190646 11
   

SF20H structure SF20H

Figure 2 Logical structure of the SF20H

SF20H

SFB40
1x2.5G R 2.5G
SFPIF2G50 E 0
SFPIF2G51 P 1
SFPIF2G52 2
E
SFPIF2G53 3
SFPIF2G54
A 4
SFPIF2G55 T 5
SFPIF2G56 E 6
SFPIF2G57 R 7

SFPIF2G58 8

SFPIF2G530 30
SFPIF2G531 31
1x2.5G Boundary
scan
interface
_ACT_2N
UTOPIA _ACT_EXT
extender
PPC7
UX1-A
interface processor RS232
block
ETH-A x2 10/100Base-T

DCDC
units HMSS-B RFP-C

48V,5V HMSbus 19.44MHz


DN70166943

40 Gbit/s switching fabric (SFB40)
The HW block SFB40 is a stand-alone, protocol-independent switching fabric. There are
32 x 32 serial 2.5 Gbit/s switch interface ports having an aggregate bandwidth of 80
Gbit/s. However, the actual user bandwidth of the SFB40 is 40 Gbit/s because the fabric
needs a throughput of up to twice the throughput of the port cards to accommodate
routing and framing overhead (link speed-up). If the fabric ports are used for redundancy,
the user bandwidth is further reduced.
The SFB40 uses shared memory to provide a non-blocking fabric. Data packets are
encapsulated in switching cells across the fabric and the fabric operation is independent
of the switching cell payload. The cell payload inside the fabric is always 64 bytes.
The SFB40 supports both unicast and multicast switching with embedded switching cell
storage of 8000 for unicast and 1000 for multicast cells.
The SFB40 has a flexible and programmable queuing structure. Each fabric port has one
routing queue. Each routing queue has two scheduling subqueues, one for real-time
(guaranteed bandwidth) and one for best-effort traffic. There are also 64 multicast routing
queues available if needed.
Flow control and congestion management in the fabric are achieved by transmitting
backpressure from the egress buffers back to the ingress port cards. The 2.5 Gbit/s
serial signals attenuate when passing through several meters of copper cable. To

12 DN70190646 Issue: 01A
   

SF20H SF20H structure

compensate for this attenuation, the SFB40 includes MAX3801 adaptive cable
equalizers for receivers of 24 ports. The remaining eight ports, which are connected
through the board-to-board connector to the repeater logic, do not have equalizers.
PowerPC HIP7-based computer core (PPC7)
The HW block PowerPC HIP7-based computer core (PPC7) controls the operation of the
unit. The block uses the HIP7 version of the Freescale PowerQUICC™ II
communications processor MPC8280. The MPC8280 is an integrated communications
microprocessor including the embedded PowerPC core (EC603e™) and the
communications processor module (CPM). The MPC8280 has two separated buses: 60x
bus and local bus. The width of the 60x bus is 64 data and 32 address bits. The width of
the local bus is 32 data and 18 address bits. The MPC8280 has integrated memory
controllers for SDRAM, SRAM, and DRAM. In the SF20H, the MPC8280 core is
configured to work at the speed of 450 MHz and the CPM is configured to work at the
speed of 300 MHz.
The MPC8280 CPM has a segmentation and reassembly sublayer (SAR) function and
also has a media-independent interface (MII) for the Ethernet. The Ethernet interface
requires an external module which converts the MII interface to the physical 100 Mbit/s
Base-T interface. The interface is used for maintenance and to other applications.
The MPC8280 is configured to have one UTOPIA level 1 interface, two MII interfaces
and one RS-232 interface.
Physical layer 10/100 Mbit/s Ethernet (ETH-A)
The physical layer 10/100 Mbit/s Ethernet HW block (3.3 V version, ETH-A) consists of a
complete solution for a full duplex 10 Base-T/100 Base-TX Ethernet physical layer. It
supports auto-negotiation for automatic speed and full/half duplex selection. The block
only has to implement the physical layer level functions since the MPC8280 has medium
access control (MAC) level functions built in. The physical interface is accessible through
the RJ-45 connector in the front panel.
Utopia extender (UX1-A)
The HW block UX1-A is a field programmable gate array (FPGA) implementation of the
widely used UX-ASIC. The UX FPGA converts the UTOPIA parallel interface to a serial
format and vice versa. The SF20H plug-in unit is connected to the MX1G6 plug-in unit
with this serial data interface. Serial low-voltage differential signalling (LVDS) level
signals are connected to the MX1G6 through the backplane. The parallel UTOPIA
interface of the UX FPGA block is connected to the UTOPIA interface (FCC1) of the
MPC8280.
The UX FPGA is configured to UTOPIA level 1 8-bit master mode. It has a reference
input for the 19.44 MHz system clock.
Hardware management system slave node variant B (HMSS-B)
The HW block HMSS-B provides an interface between the plug-in unit and the hardware
management system (HMS). The node supervises and controls the unit it resides on. For
example, it collects alarm information and is also used by diagnostics.
The HMS has to remain operational even if normal ATM-based messaging and/or power
distribution fails. Therefore the HMSS-B has a duplicated bus of its own and a separate
power supply.
Refresh PLL (RFP-C)

Issue: 01A DN70190646 13
   

SF20H structure SF20H

The HW block refresh PLL (RFP-C) provides an interface to the clock distribution system
for the plug-in units needing clocks synchronised to the system clock. It has a low jitter
155.52 MHz clock output suitable for use with 2.5 Gbit/s serial links. The output
frequencies of the 19.44 MHz reference clock are 19.44 MHz and 155.52 MHz. Each
component board also has some extra logic for distributing these clock signals. The
reference clock is needed for the real-time clock of the PPC7 HW block and the serial
bus of the UX1-A HW block (19.44 MHz). It is also needed for the 2.5 Gbit/s SerDes
interfaces of the SFB40 HW block and repeater (155.52 MHz). Only the 19.44 MHz clock
is delivered between boards. Some extra logic is needed for generating the 155.52 MHz
for the repeater device on the other board.
DC/DC units
Each component board regulates the voltages needed at the component board with its
own DC/DC converters. The DC/DC converters have a soft-start function and they can
be switched on and off via the hardware management system.
The SF20H uses five different operating voltage levels. The HW block DC/DC units
generate the required 3.3 V, 2.5 V (for UX FPGA and repeater), 1.525 V (for MPC8280),
1.5 V (for PI40SAX), and 1.2 V (for PI40SAX and repeater) voltages from the -48 V. The
power-up is controlled by the HMSS-B HW block which enables the 3.3 V DC/DC
converter of the component board. The rest of the voltages are generated from the 3.3 V
voltage.
If output voltages are not within a specified window, the alarm circuit generates an alarm
signal to the HMSS-B. The HMSS-B can turn DC/DC converters off and on by user
command or as an automatic recovery action. The HMSS-B HW block has its own
external power supply, which is independent of the unit power supply.
Repeater logic
The SFPIF2G5 interfaces have to pass through several connectors before reaching the
small form-factor pluggable (SFP) cable connector of the rear transition module. Only 24
interfaces are directed through the backplane connector of the SFCO-A component
board. The remaining eight interfaces are directed to the SFS20 component board via a
Mictor connector. There the high-speed current mode logic (CML) signal is regenerated
with a repeater before it is sent to the backplane connector.
The multipurpose quad physical layer transceiver PM8357 performs the repeater
function. There is a programmable pre-emphasis in the high-speed outputs and a
programmable equalization at the high-speed inputs.
One PM8357 device can handle two ports. The device is controlled by the processor’s
MDIO interface. This MDIO interface is independent from the MDIO interface of the ETH-
A HW blocks.

3.3  External interfaces of SF20H
2.5 Gbit/s serial switching fabric port interface (SFPIF2G5)
The serial switching fabric port interface connects the multiplexer or a high bit rate
network interface unit and the switching fabric. The interface consists of two buses: one
for the active multiplexer or high bit rate network interface and one for the redundant
multiplexer.

14 DN70190646 Issue: 01A
   

SF20H SF20H structure

The SFPIF2G5 interface comes from the PI40SAX device on the SFB40 HW block. The
interface is partly internal, as part of the ports may be connected to the repeater. The
data of the interface has a proprietary frame format.
Redundancy interface
The activity information between the redundant SF20H pair is interchanged with two
signals: _ACT_2N and _ACT_EXT. The _ACT_2N is received from the redundant SF20H
plug-in unit and corresponds to its activity state. The _ACT_EXT signal is sent to the
redundant pair to inform the activity state of the SF20H plug-in unit. For both signals, the
value 0 means active. In correct operation, _ACT_EXT and _ACT_2N should be inverse
of each other.
Timing and synchronization interface
The timing and synchronization interface connects the HW block refresh PLL to the
external timing source which is the TBUF or TSS3 plug-in unit. On the backplane the
signal is distributed using bus low-voltage differential signalling (BLVDS) technology. The
interface has two 19.44 MHz inputs, one for the active source and one for the redundant
source (if configured).
Multiplexer port interface
The UX1-A has a serial cable connection to the UX20-A block in the MX1G6 plug-in unit.
Signals are differential with LVDS levels. The bit rate of the serial interface is 194.4
Mbit/s.
HMS interface to backplane
The HMSS-B node of the SF20H has an external connection which connects it to the
hardware management system (HMS) bus. The HMS bus comprises of a 2N-redundant
HMS master node, a 2N-redundant HMS bus bridge and one or more HMS slave nodes.
The control area network (CAN) protocol is used in the bus. There are two external CAN
buses through CAN transceivers which change the single-ended signals from the CAN
controller to differential ISO 11898-compatible signals. Transceivers are used in high-
speed mode, which enables the use of 1 Mbit/s bit rate.
In addition, the HMSS node has a plug-in unit position address (PPA) interface for the
slot number. Each cartridge slot has its individual number within the cartridge. It is
hardwired in the back connector. The HMSS node gets this number.
The serial port of the HMSS-B can be used for flash loading with the PC and the
Comfuse flash loading tool. The serial port can also be used for debugging purposes.
10/100 Mbit/s Ethernet interfaces
The SF20H provides three Ethernet interfaces: one in the front panel for testing
purposes and two in the backplane for future Ethernet-based control plane messaging.
The redundant (protect) backplane interface and the front panel interface share the same
ETH-A HW block. The front panel interface is configured to be used.
Service terminal interface
The RS-232 interface uses one RJ45 connector located in the front panel. The RS-232
interface is used for debugging and for the service terminal.
Boundary scan interface

Issue: 01A DN70190646 15
   

SF20H structure SF20H

The boundary scan interface can be used for plug-in unit testing and for programming
flash memories on board. All used PLDs and FPGAs have a JTAG-compatible
programming interface. The SF20H plug-in unit has separate JTAG interfaces for the two
component boards SFCO-A and SFS20. The JTAG chains are routed to the backplane
connector J1.
Power feed interface
The power interface has a separate power feed for the HMSS node and for the rest of
the SF20H unit. The HMSS node has a duplicated +5.35 V input.
The DC/DC converters of unit power have a duplicated -48 V input of which they convert
the voltages used in the plug-in unit.

3.4  Internal interfaces of SF20H
Microprocessor interfaces
The MPC8280 controls the operation of the plug-in unit (with the HMSS-B). That is why
almost all the blocks are connected to the MPC8280.
The following blocks are connected to the 60x bus of the MPC8280:

• UX1-A block
• SFB40 block
• HMSS-B block

The following circuits are inside the PPC7 block and connected to the 60x bus:

• SDRAM
• Flash memory

The following circuit is inside the PPC7 block and connected to the local bus:

• SDRAM

The following blocks are connected to the programmable I/O pins of the MPC8280:

• UX1-A
• SFB40
• HMSS-B
• RFP-C
• ETH-A
• RS-232 connector (through a line transceiver)
• Reset logic
• Repeater logic

The I/O pins of the PowerQUICC II are 3.3 V LVTTL/LVCMOS compatible (not 5 V
tolerant). In the HMSS-B interface, buffers are needed between the HMSS-B and the
MPC8280 because of the 5 V signals used in the HMSS-B.
Timing interfaces
The HW block refresh PLL (RFP-C) generates a 19.44 MHz reference clock for the HW
blocks UX1-A and PPC7. The UX1-A needs this clock for synchronising to the UX20-A
HW block in the multiplexer plug-in unit MX1G6. In addition, the RFP-C block gives a

16 DN70190646 Issue: 01A
   

SF20H SF20H structure

155.52 MHz output signal for the HW block SFB40. These signals are produced with a
frequency multiplier from the 19.44 MHz signal. All clock outputs are buffered and they
have low jitter. The 155.52 MHz output signal for the HW block repeater logic is
regenerated locally at the destination component board from the 19.44 MHz reference
clock.
MII interface
Both ETH-A HW blocks have a media independent interface (MII) which is connected to
the PPC7 HW block. The serial management data IO is independent of the MDIO
interface of the repeater function in the SFPIF2G5 functionality.
UTOPIA level 1 bus
UTOPIA level 1 bus connects the UX1-A HW block to the MPC8280 chip's internal SAR
function. The bus conforms to the UTOPIA level 1 specification defined by ATM Forum.
The UX FPGA in the UX1-A HW block is in master mode (corresponds to ATM layer) and
controls the bus. The MPC8280 UTOPIA interface is in slave mode (corresponds to the
physical layer).
Serial switching fabric port interface
The serial switching fabric port interface connects the SFB40 and the repeater. This
interface is Agere proprietary and the data has a proprietary frame format. It is similar to
the external 2.5 Gbit/s serial switching fabric port interface (SFPIF2G5) (see External
interfaces).
HMS message interface
The HMSS-B node has a dual-port memory interface to the PPC7 HW block. This
interface is used to transfer hardware management system (HMS) messages from/to
other plug-in units.
HMSS-B alarm interface
The alarm interface of the HMSS-B is implemented with programmable logic device
(PLD). There are six alarm lines, which can be used for different alarms. Signal levels at
alarm inputs are 5 V tolerant LVTTL levels so no buffering is needed if +3 V logic is used
at the UC side. Unused alarm lines are left unconnected.
An alarm can be caused by a clock failure, a power failure or PQII's soft and hard reset.
HMSS-B control interface
The HW block HMSS-B enables and disables the DC/DC units in the SF20H. It has a
power enable signal for this purpose. Before the CPLD of the HMSS-B is programmed,
the DC/DC converters of the plug-in unit are enabled with a jumper to ground. The
HMSS node has a signal _SAR_EN to disconnect the ATM message bus and interface
operation in the SF20H. With this signal, the plug-in unit can be separated. In practice, in
the SF20 this signal resets the chips (PM8357, PI40SAX and UX-FPGA) of the
multiplexer port interfaces and the switching fabric interfaces.

Issue: 01A DN70190646 17
   

SF20H operation SF20H

4  SF20H operation
Front panel
The SF20H front panel dimensions are 285 mm x 50 mm (see Figure 3: Front panel of
SF20H).

Figure 3 Front panel of SF20H

LED

ETH

SER

DN70166955SF20H

The SFCO-A has two shielded RJ45-type connectors in the front panel. The lower one is
for the RS-232-based service terminal and the upper one for the 10/100Base-T Ethernet
interface.
LED indicator
The front panel of the SF20H plug-in unit contains one multipurpose LED indicator with
three colors (red, green, orange).
Backplane connectors
The SFCO-A connects to the backplane with five Z-pack HM connectors (modules J1 to
J5). The connector modules are numbered from top 1 to down 5. The SFS20 connects to
the backplane with two Z-pack HM connectors (modules J1 and J3). For detailed
information on the connectors, see SF20H connector maps.
Connection between component boards

18 DN70190646 Issue: 01A
   

SF20H SF20H operation

The PCBs of the SF20H are connected with AMP's Mictor connector, with a stacking
height of 22.86 mm. The connector has 114 pins. Two connectors are used between the
SFCO-A and SFS20. One carries individual control and status signals. The other
connector carries the 19.44 MHz reference clock signal and the 2.5 Gbit/s fabric
interface signals to/from the SFS20 board.
The SF20H PCBs are attached together with four nuts. Two nuts are located on the
corners near the backplane connectors. The other two are located near the Mictor
connectors to ensure that connectors are properly connected.

Issue: 01A DN70190646 19
   

SF20H power consumption SF20H

5  SF20H power consumption
The power consumption of the SF20H plug-in unit is shown in Table 1: Typical power
consumption of SF20H. The HMSS-B node receives its power via the backplane.

Table 1 Typical power consumption of SF20H
   
Voltage Power consumption

-48 V 34 W

+5.35 V 1.2 W

20 DN70190646 Issue: 01A
   

SF20H Jumper settings of SF20H C110468

6  Jumper settings of SF20H C110468
No jumpers should be set during normal operation.

Figure 4 Jumper blocks of the SF20H

J1

TP3

1 J2
1
W3

J3

J6
J4
J7

J5

DN70182199SF20H

Issue: 01A DN70190646 21
   

SF20H connector maps SF20H

7  SF20H connector maps

7.1  Daughter board connector
Processor connector between SFCO-A and SFS20
The PWBs of the SF20H are connected with AMP's Mictor connector. The connector has
114 pins. Two connectors are used between the SFCO-A and SFS20. The first connector
carries the processor interface signals. The other carries the high-speed SFPIF25G
signals for eight ports and the 19.44 MHz timing signal (see Table 2: Connector map of
processor connector between SFCO-A and SFS20 and Table 3: Connector map of high-
speed connector between SFCO-A and SFS20).

Table 2 Connector map of processor connector between SFCO-A and SFS20
         
Pin Signal Pin Signal

1 - 2 -

3 - 4 -

5 - 6 -

7 - 8 -

9 - 10 -

11 - 12 -

13 _IRQ6 14 -

15 _IRQ7 16 -

17 - 18 -

19 - 20 -

21 - 22 -

23 - 24 -

25 - 26 -

27 - 28 -

29 - 30 -

31 - 32 -

33 - 34 -

22 DN70190646 Issue: 01A
   

SF20H SF20H connector maps

Table 2 Connector map of processor connector between SFCO-A and SFS20
(Cont.)
         
Pin Signal Pin Signal

35 - 36 -

37 - 38 -

39 - 40 -

41 - 42 -

43 - 44 -

45 - 46 -

47 - 48 -

49 - 50 -

51 - 52 -

53 - 54 -

55 - 56 -

57 - 58 -

59 - 60 -

61 - 62 -

63 - 64 -

65 - 66 -

67 - 68 -

69 - 70 -

71 _DETECT_SFCOA 72 -

73 - 74 -

75 - 76 -

77 - 78 -

79 _DETECT_SFS20 80 -

Issue: 01A DN70190646 23
   

SF20H connector maps SF20H

Table 2 Connector map of processor connector between SFCO-A and SFS20
(Cont.)
         
Pin Signal Pin Signal

81 _PWR_AL_SFS20 82 -

83 SFS20_EN 84 -

85 PWR_EN 86 -

87 MDC 88 -

89 MDIO 90 -

91 _GEN_RST 92 _RESET7

93 - 94 _RESET8

95 - 96 -

97 - 98 -

99 - 100 -

101 - 102 -

103 - 104 -

105 - 106 -

107 - 108 -

109 - 110 -

111 - 112 -

113 - 114 -

High-speed connector between SFCO-A and SFS20
Table 3 Connector map of high-speed connector between SFCO-A and SFS20
         
Pin Signal Pin Signal

1 - 2 GND

3 - 4 CLK19M

5 - 6 GND

24 DN70190646 Issue: 01A
   

SF20H SF20H connector maps

Table 3 Connector map of high-speed connector between SFCO-A and SFS20
(Cont.)
         
Pin Signal Pin Signal

7 - 8 -

9 - 10 -

11 - 12 -

13 - 14 -

15 - 16 -

17 - 18 -

19 - 20 -

21 - 22 -

23 - 24 -

25 GND 26 GND

27 - 28 -

29 - 30 -

31 GND 32 GND

33 - 34 -

35 - 36 -

37 GND 38 GND

39 TX_disable_6 40 TX_disable_7

41 TX_disable_4 42 TX_disable_5

43 - 44 -

45 GND 46 GND

47 TX_PORT7_P 48 RX_PORT7_P

49 TX_PORT7_N 50 RX_PORT7_N

51 GND 52 GND

Issue: 01A DN70190646 25
   

SF20H connector maps SF20H

Table 3 Connector map of high-speed connector between SFCO-A and SFS20
(Cont.)
         
Pin Signal Pin Signal

53 GND 54 GND

55 TX_PORT6_P 56 RX_PORT6_P

57 TX_PORT6_N 58 RX_PORT6_N

59 GND 60 GND

61 GND 62 GND

63 TX_PORT5_P 64 RX_PORT5_P

65 TX_PORT5_N 66 RX_PORT5_N

67 GND 68 GND

69 GND 70 GND

71 TX_PORT4_P 72 RX_PORT4_P

73 TX_PORT4_N 74 RX_PORT4_N

75 GND 76 GND

77 TX_disable_2 78 TX_disable_3

79 TX_disable_0 80 TX_disable_1

81 - 82 -

83 GND 84 GND

85 TX_PORT3_P 86 RX_PORT3_P

87 TX_PORT3_N 88 RX_PORT3_N

89 GND 90 GND

91 GND 92 GND

93 TX_PORT2_P 94 RX_PORT2_P

95 TX_PORT2_N 96 RX_PORT2_N

97 GND 98 GND

26 DN70190646 Issue: 01A
   

SF20H SF20H connector maps

Table 3 Connector map of high-speed connector between SFCO-A and SFS20
(Cont.)
         
Pin Signal Pin Signal

99 GND 100 GND

101 TX_PORT1_P 102 RX_PORT1_P

103 TX_PORT1_N 104 RX_PORT1_N

105 GND 106 GND

107 GND 108 GND

109 TX_PORT0_P 110 RX_PORT0_P

111 TX_PORT0_N 112 RX_PORT0_N

113 GND 114 GND

7.2  Backplane connectors
The SFCO-A connects to the backplane with five Z-pack HM connectors (modules J1 to
J5). The connector modules are numbered from top 1 to down 5. The SFS20 connects to
the backplane with two Z-pack HM connectors (modules J1 and J3).
The numbering of the connectors' rows runs from top to bottom (1 to 125). The
connectors have five pin columns, marked from A to E. Pin column E is on the left and
pin column A on the right. In shielded connectors, there is an extra pin column F for
ground return shields.
Backplane connector J1 in SFCO-A
Table 4 Connector map of backplane connector J1 in SFCO-A
           
E D C B A

1 UB1 UB1 UB1 UB1 UB1

2 - - - - -

3 B0V1 B0V1 B0V1 B0V1 B0V1

4 - - - - -

5 UB2 UB2 UB2 UB2 UB2

6 - - - - -

Issue: 01A DN70190646 27
   

SF20H connector maps SF20H

Table 4 Connector map of backplane connector J1 in SFCO-A  (Cont.)
           
E D C B A

7 B0V2 B0V2 B0V2 B0V2 B0V2

8 - - - - -

9 SLOT(4) SLOT(3) SLOT(2) SLOT(1) SLOT(0)

10 GND HMS_+5V(1) SLOT(5) HMS_+5V(0) HMS_+5V

11 HMSS_CAN1L HMSS_CAN1H GND HMSS_CAN0L HMSS_CAN0H

12

13 Coding key area

14

15 GND GND GND GND GND

16 SYS_CLK_L SYS_CLK_H GND SYS_CLK_L SYS_CLK_H

17 GND GND GND GND GND

18 TCK1 TMS1 TDI1 TDO1 _TRST1

19 GND GND GND GND JTAGEN

20 TCK2 TMS2 TDI2 TDO2 _TRST2

21 GND GND (BSCAN_on) _PWRCTRL _AW

22 TCK3 TMS3 TDI3 TDO3 _TRST3

23 GND GND GND CLK_SEL RYBY

24 TCK4 TMS4 TDI4 TDO4 _TRST4

25 GND GND GND GND VCC(+3.3V)

• Rows 1 - 7: Power feed interface
• Rows 9 - 11: HMSS-B CAN bus and plug-in unit position address (PPA) interface
• Rows 15 - 17: Synchronisation and timing interface
• Rows 18 - 25: Boundary scan interfaces
Backplane connector J2 of SFCO-A

28 DN70190646 Issue: 01A
   

SF20H SF20H connector maps

Table 5 Connector map of backplane connector J2 of SFCO-A
             
F E D C B A

26 GND _HMSS_BSEN HMSS_RxD GND HMSS_TxD HMSS_TxD

27 GND - - GND - -

28 GND - _ACT_EXT GND - _ACT_2N

29 GND - - GND - -

30 GND - - GND - -

31 GND ETHA_RX_N ETHA_RX_P GND ETHA_TX_N ETHA_TX_P

32 GND - - GND - -

33 GND ETHB_RX_N ETHB_RX_P GND ETHB_TX_N ETHB_TX_P

34 GND - - GND - -

35 GND - - GND - -

36 GND - - GND - -

37 GND - - GND - -

38 GND - - GND - -

39 GND - - GND - -

40 GND GND GND GND GND GND

41 GND P31_TX_N P31_TX_P GND P31_RX_N P31_RX_P

42 GND GND GND GND GND GND

43 GND P30_TX_N P30_TX_P TDI P30_RX_N P30_RX_P

44 GND GND GND GND GND GND

45 GND P29_TX_N P29_TX_P GND P29_RX_N P29_RX_P

46 GND GND GND GND GND GND

47 GND P28_TX_N P28_TX_P GND P28_RX_N P28_RX_P

48 GND GND GND GND GND GND

49 GND Tx_disable_31 TX_disable_30 GND TX_disable_29 TX_disable_28

Issue: 01A DN70190646 29
   

SF20H connector maps SF20H

Table 5 Connector map of backplane connector J2 of SFCO-A  (Cont.)
             
F E D C B A

50 GND VccT VccT GND VccR VccR

• Row 26: Serial port of HMSS-B
• Row 28: Redundancy interface
• Rows 31 and 33: Backplane Ethernet (reserved for future use)
• Rows 40 - 50: SFPIF2G5 interface
Backplane connector J3 of SFCO-A
Table 6 Connector map of backplane connector J3 of SFCO-A
             
F E D C B A

51 GND VccT VccT GND VccR VccR

52 GND GND GND GND GND GND

53 GND P27_TX_N P27_TX_P GND P27_RX_N P27_RX_P

54 GND GND GND GND GND GND

55 GND P26_TX_N P26_TX_P GND P26_RX_N P26_RX_P

56 GND GND GND GND GND GND

57 GND P25_TX_N P25_TX_P GND P25_RX_N P25_RX_P

58 GND GND GND GND GND GND

59 GND P24_TX_N P24_TX_P GND P24_RX_N P24_RX_P

60 GND GND GND GND GND GND

61 GND Tx_disable_27 TX_disable_26 GND TX_disable_25 TX_disable_24

62 GND VccT VccT GND VccR VccR

63 GND VccT VccT GND VccR VccR

64 GND GND GND GND GND GND

65 GND P23_TX_N P23_TX_P GND P23_RX_N P23_RX_P

66 GND GND GND GND GND GND

67 GND P22_TX_N P22_TX_P GND P22_RX_N P22_RX_P

30 DN70190646 Issue: 01A
   

SF20H SF20H connector maps

Table 6 Connector map of backplane connector J3 of SFCO-A  (Cont.)
             
F E D C B A

68 GND GND GND GND GND GND

69 GND P21_TX_N P21_TX_P GND P21_RX_N P21_RX_P

70 GND GND GND GND GND GND

71 GND P20_TX_N P20_TX_P GND P20_RX_N P20_RX_

72 GND GND GND GND GND GND

73 GND Tx_disable_23 TX_disable_22 GND TX_disable_21 TX_disable_20

74 GND VccT VccT GND VccR VccR

75 GND VccT VccT GND VccR VccR

• Rows 51 - 75: SFPIF2G5 interface
Backplane connector J4 in SFCO-A
Table 7 Connector map of backplane connector J4 in SFCO-A
             
F E D C B A

76 GND TX0_LVDSP TX0_LVDSP GND RX0_LVDSN RX0_LVDSP

77 GND TX1_LVDSN TX1_LVDSP GND RX1_LVDSN RX1_LVDSP

78 GND - - GND - -

79 GND - - GND - -

80 GND - - GND - -

81 GND - - GND - -

82 GND - - GND - -

83 GND - - GND - -

84 GND - - GND - -

85 GND - - GND - -

86 GND - - GND - -

87 GND Coding key area

Issue: 01A DN70190646 31
   

SF20H connector maps SF20H

Table 7 Connector map of backplane connector J4 in SFCO-A  (Cont.)
             
F E D C B A

88 GND

89 GND

90 GND GND GND GND GND GND

91 GND P19_TX_N P19_TX_P GND P19_RX_N P19_RX_P

92 GND GND GND GND GND GND

93 GND P18_TX_N P18_TX_P GND P18_RX_N P18_RX_P

94 GND GND GND GND GND GND

95 GND P17_TX_N P17_TX_P GND P17_RX_N P17_RX_P

96 GND GND GND GND GND GND

97 GND P16_TX_N P16_TX_P GND P16_RX_N P16_RX_P

98 GND GND GND GND GND GND

99 GND Tx_disable_19 TX_disable_18 GND TX_disable_17 TX_disable_16

100 GND VccT VccT GND VccR VccR

• Rows 76 - 77: Multiplexer interface
• Rows 90 - 100: SFPIF2G5 interface
Backplane connectors J5 in SFCO-A
Table 8 Connector map of backplane connector J5 in SFCO-A
             
F E D C B A

101 GND VccT VccT GND VccR VccR

102 GND GND GND GND GND GND

103 GND P15_TX_N P15_TX_P GND P15_RX_N P15_RX_P

104 GND GND GND GND GND GND

105 GND P14_TX_N P14_TX_P GND P14_RX_N P14_RX_P

106 GND GND GND GND GND GND

32 DN70190646 Issue: 01A
   

SF20H SF20H connector maps

Table 8 Connector map of backplane connector J5 in SFCO-A  (Cont.)
             
F E D C B A

107 GND P13_TX_N P13_TX_P GND P13_RX_N P13_RX_P

108 GND GND GND GND GND GND

109 GND P12_TX_N P12_TX_P GND P12_RX_N P12_RX_P

110 GND GND GND GND GND GND

111 GND Tx_disable_15 TX_disable_14 GND TX_disable_13 TX_disable_12

112 GND VccT VccT GND VccR VccR

113 GND VccT VccT GND VccR VccR

114 GND GND GND GND GND GND

115 GND P11_TX_N P11_TX_P GND P11_RX_N P11_RX_P

116 GND GND GND GND GND GND

117 GND P10_TX_N P10_TX_P GND P10_RX_N P10_RX_P

118 GND GND GND GND GND GND

119 GND P9_TX_N P9_TX_P GND P9_RX_N P9_RX_P

120 GND GND GND GND GND GND

121 GND P8_TX_N P8_TX_P GND P8_RX_N P8_RX_P

122 GND GND GND GND GND GND

123 GND Tx_disable_11 TX_disable_10 GND TX_disable_9 TX_disable_8

124 GND VccT VccT GND VccR VccR

125 GND VccT VccT GND VccR VccR

• Rows 101 - 125: SFPIF2G5 interface
Backplane connector J1 of SFS20
Table 9 Connector map of backplane connector J1 of SFS20
           
E D C B A

1 UB1 UB1 UB1 UB1 UB1

Issue: 01A DN70190646 33
   

SF20H connector maps SF20H

Table 9 Connector map of backplane connector J1 of SFS20 (Cont.)
           
E D C B A

2 - - - - -

3 B0V1 B0V1 B0V1 B0V1 B0V1

4 - - - - -

5 UB2 UB2 UB2 UB2 UB2

6 - - - - -

7 B0V2 B0V2 B0V2 B0V2 B0V2

8 - - - - -

9 - - - - -

10 GND HMS1_+VCC - HMS0_+VCC -

11 - - - - -

12

13 Coding key area

14

15 - - - - -

16 - - - - -

17 - - - - -

18 TCK1 TMS1 TDI TDO1 _TRST1

19 GND GND GND GND -

20 - - - - -

21 - - - - -

22 - - - - -

23 - - - - -

24 TCK4 TMS4 TDI4 TDO3 _TRST4

25 GND GND GND GND VCC(+3.3V)

34 DN70190646 Issue: 01A
   

SF20H SF20H connector maps

• Rows 1 - 7: Power feed interface
• Row 10: HMSS-B voltage to be used for enabling the SFS20 power when SFCO-A is
not connected
• Rows 18 - 19 and 24 - 25: Boundary scan interfaces
Backplane connector J3 of SFS20
Table 10 Connector map of backplane connector J3 of SFS20
             
F E D C B A

51 GND - - GND - -

52 GND GND GND GND GND GND

53 GND P7_TX_N P7_TX_P GND P7_RX_N P7_RX_P

54 GND GND GND GND GND GND

55 GND P6_TX_N P6_TX_P GND P6_RX_N P6_RX_P

56 GND GND GND GND GND GND

57 GND P5_TX_N P5_TX_P GND P5_RX_N P5_RX_P

58 GND GND GND GND GND GND

59 GND P4_TX_N P4_TX_P GND P4_RX_N P4_RX_P

60 GND GND GND GND GND GND

61 GND Tx_disable_7 TX_disable_6 GND TX_disable_5 TX_disable_4

62 GND VccT VccT GND VccR VccR

63 GND VccT VccT GND VccR VccR

64 GND GND GND GND GND GND

65 GND P3_TX_N P3_TX_P GND P3_RX_N P3_RX_P

66 GND GND GND GND GND GND

67 GND P2_TX_N P2_TX_P GND P2_RX_N P2_RX_P

68 GND GND GND GND GND GND

69 GND P1_TX_N P1_TX_P GND P1_RX_N P1_RX_P

70 GND GND GND GND GND GND

71 GND P0_TX_N P0_TX_P GND P0_RX_N P0_RX_P

Issue: 01A DN70190646 35
   

SF20H connector maps SF20H

Table 10 Connector map of backplane connector J3 of SFS20  (Cont.)
             
F E D C B A

72 GND GND GND GND GND GND

73 GND Tx_disable_3 TX_disable_2 GND TX_disable_1 TX_disable_0

74 GND VccT VccT GND VccR VccR

75 GND VccT VccT GND VccR VccR

• Rows 52 - 75: SFPIF2G5 interface

36 DN70190646 Issue: 01A