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FinFET

Teoría de Funcionamiento
FinFET, también conocido como transistor de efecto de campo de aleta, es un tipo de
transistor no plano o "3D" utilizado en el diseño de procesadores modernos. Al igual que en
los diseños planar anteriores, está construido sobre un sustrato SOI (silicio sobre aislante).
Sin embargo, los diseños de FinFET también usan un canal conductor que se eleva por
encima del nivel del aislador, creando una delgada estructura de silicio, con forma de aleta,
que se llama electrodo de compuerta. Este electrodo en forma de aleta permite que múltiples
puertas funcionen en un solo transistor.

Este tipo de proceso de puertas múltiples amplía la ley de Moore, permitiendo a los
fabricantes de semiconductores crear CPU y módulos de memoria que son más pequeños,
funcionan más rápido y consumen menos energía. Intel comenzó a lanzar la tecnología de
CPU FinFET en 2012 con sus procesadores Ivy Bridge de 22 nm.

La tecnología FinFET toma su nombre del hecho de que la estructura FET utilizada se ve
como un conjunto de aletas cuando se ve.

La principal característica del FinFET es que tiene un canal conductor envuelto por una fina
"aleta" de silicio de la que gana su nombre. El grosor de la aleta determina la longitud
efectiva del canal del dispositivo.

En términos de su estructura, típicamente tiene una aleta vertical en un sustrato que se


extiende entre un drenaje más grande y el área fuente. Esto sobresale verticalmente sobre
el sustrato como una aleta.

La orientación de la puerta está en ángulo recto con la aleta vertical. Y para atravesar de un
lado de la aleta al otro, envuelve la aleta, lo que le permite interactuar con los tres lados de
la aleta o el canal.

El término FinFET se usa de forma genérica. A veces se usa para describir cualquier
arquitectura de transistores multigate basada en aletas, independientemente del número de
compuertas.
Tecnología y fundamentos de FinFET
La tecnología FinFET ha visto recientemente un aumento importante en la adopción para
su uso dentro de los circuitos integrados.

La tecnología FinFET promete proporcionar los niveles superiores de escalabilidad


necesarios para garantizar que se pueda mantener el progreso actual con mayores niveles
de integración dentro de los circuitos integrados.

El FinFET ofrece muchas ventajas en términos de procesamiento de circuitos integrados, lo


que significa que ha sido adoptado como una forma importante de incorporación a la
tecnología IC.

Este tipo de FET ganó su nombre de Profs. Chenming Hu, Tsu-Jae King-Liu y Jeffrey Bokor
de la Universidad de California, Berkeley, fueron los primeros en acuñar el término como
resultado de la forma de la estructura.

Ventajas de la tecnología FinFET

VENTAJAS DE FINFET
PARÁMETRO DETALLES

Poder Mucho menos consumo de energía permite altos niveles de


integración. Los primeros usuarios informaron un 150% de
mejoras.
Tensión de Los FinFET funcionan a un voltaje más bajo como resultado de su
funcionamiento voltaje de umbral más bajo.
Tamaños de Posible pasar a través de la barrera de 20nm previamente pensada
funciones como punto final.
Corriente de fuga Típicamente reducido hasta en un 90%
estática
Velocidad de A menudo, más del 30% más rápido que las versiones que no son
operación FinFET.
¿Qué efecto tiene el finFET en el diseño?
En una etapa tan temprana de su desarrollo comercial, las implicaciones de finFET no están
del todo claras, aunque los resultados del trabajo de Intel sugieren que el impacto en el
diseño digital no tiene que ser tan grande si se toman enfoques conservadores. En la
Conferencia Internacional de Circuitos de Estado Sólido (ISSCC) en 2012, Intel describió su
enfoque como una gran migración de diseño de circuitos creados para procesos planos,
utilizando modelado y simulación para evaluar cómo la transición de planar a trigate
afectaría el rendimiento del circuito.

Una diferencia clave entre el diseño basado en finFET y el uso de dispositivos planos
convencionales es que se reduce la libertad de elegir la fuerza de accionamiento del
dispositivo, especialmente para dispositivos que están cerca del tamaño mínimo. La fuerza
de la unidad solo se puede mejorar durante el diseño agregando más aletas. El ancho
efectivo del dispositivo se cuantifica y el efecto de cuantificación es peor para los
transistores más pequeños, para los cuales el siguiente paso desde el dispositivo de tamaño
mínimo es el doble de ancho. Además, el número mínimo de aletas puede ser dos en
procesos de fabricación prácticos. Esto se debe a los procesos espaciadores autoalineados
que se utilizan para crear aletas a pasos estrechos: cada elemento espaciador de sacrificio
que se deposita crea un par de aletas.

Los diseñadores de Intel trabajaron sobre la base de que cada vez que el número óptimo
de aletas para alcanzar una fuerza de accionamiento particular no era un número entero,
redondeaban al siguiente número entero -para que las aletas fraccionarias se reemplazaran
por una aleta completa- en lugar de insertar transistores con una fuerza de conducción
inferior a la óptima y arriesgando que el circuito no cumpla con el tiempo.

Un equipo de Infineon Technologies y Texas Instruments informó en la Conferencia


Internacional de Circuitos de Estado Sólido (ISSCC) en 2006 que el problema de la
cuantificación de aletas era potencialmente un problema mayor para las SRAM, ya que solo
usarían una aleta para ahorrar espacio que en los circuitos analógicos , donde el uso de
transistores de tamaño mínimo es mucho menos crucial. El problema de usar dispositivos
de tamaño mínimo a lo largo de una SRAM puede crear problemas para el margen de ruido
estático, reduciendo la capacidad del sistema para leer de manera confiable una celda de
memoria. Idealmente, las puertas de paso serían más débiles que los dispositivos de pull-
up y pulldown, particularmente este último.

Una solución es aumentar el recuento de aletas para los dispositivos desplegables, pero
esto aumenta el área. Otra es debilitar las puertas de paso grabando la superficie superior
de la puerta, dividiendo la puerta en una puerta de control de umbral y de control de
conmutación. Esto, sin embargo, aumenta la complejidad del proceso. Un tercer enfoque,
al igual que con los procesos CMOS planos de 30 nm es utilizar técnicas de asistencia de
escritura, reduciendo temporalmente el voltaje umbral al reducir el voltaje de suministro.

Los diseñadores que trabajan en procesos finFET experimentales han reportado otros
problemas, como el calentamiento espontáneo, un problema que los investigadores de
Infineon observaron nuevamente, esta vez en el International Electron Device Meeting
(IEDM) en 2009. El trabajo reciente de IBM, aunque con obleas SOI, indicó que no es
probable que el calentamiento espontáneo sea un problema importante.

Los FinFET proporcionan una serie de ventajas y varias desventajas clave en comparación
con los procesos planar a granel. Las ventajas incluyen una mayor altura libre de voltaje
para circuitos tales como cascodes, menor resistencia de compuerta, lo que ayuda a
mantener bajo control el ruido de parpadeo, así como una mejor adaptación, mayor impulso
de corriente y mayor ganancia. Sin embargo, el diseñador no tiene la capacidad de controlar
el canal tan fácilmente y la mayor resistencia de fuente / drenaje reduce la
transconductancia. Además de eso, los diseñadores tienen pocas opciones sobre los
voltajes para E / S y tienen que desarrollar métodos más complejos para lograr la inmunidad
de ESD.

Otro impacto en el diseño es la necesidad de considerar la densidad del diseño en circuitos


que, por lo general, son bastante escasos en comparación con los diseños digitales. La
variación de la densidad del dispositivo puede conducir a la dispersión, similar a los
problemas de la metalización del cobre que se encuentran en el paso a procesos de 130
nm. Del mismo modo, las aletas en los bordes de un grupo sufren mayor variabilidad que
las del medio. Estos efectos conducen a una mayor necesidad del uso de formas de relleno
ficticio para reducir la variación en la densidad. Los procesos de fundición tienden a poner
aletas ficticias al final de cada pila de transistores.

En términos de optimización de la potencia, el finFET ofrece a los diseñadores de circuitos


la oportunidad de intercambiar fugas para la velocidad de conmutación. Intel, por ejemplo,
ha desplegado lo que llama dispositivos rápidos, con fuga nominal, dispositivos de "cuarto
de fuga" de velocidad media y dispositivos lentos de "décima fuga". Un problema al que se
enfrentan los ingenieros de proceso es proporcionar a los diseñadores una selección de
voltajes de umbral para implementar diferentes circuitos con diferentes transistores de grado
de potencia a bajo costo.

En la Reunión Internacional de Dispositivos Electrónicos en diciembre de 2012, Intel


presentó detalles de una familia de diseños finFET que fueron optimizados para operación
de alta velocidad, baja fuga y alta (1.8V y 3.3V) en diseños de SoC.

Como el finFET se concibió como un dispositivo casi sin dopaje de canales y con
polarización inversa, la puerta es muy ineficaz en el área incluso cuando es posible, la
principal técnica para ajustar el umbral es manipular la función de trabajo de la puerta. Una
alternativa que aumentará la variabilidad y puede tener un efecto de arrastre sobre el paso
de la aleta y, por lo tanto, la densidad de la celda, es dopar el canal.

La falta de control del sesgo del cuerpo hacia adelante o hacia atrás es una de las
desventajas de las estructuras finFET actuales frente a FD-SOI. Sin embargo, el ecosistema
más grande para los diseños basados en finFET ha hecho que sea más difícil para FD-SOI
competir.

También se está trabajando en TSMC para introducir germanio en la aleta de finFETs de


canal p para mejorar la movilidad del portador.

El finFET puede tener otros efectos más sutiles en el diseño, al menos a nivel de biblioteca
de células y para diseñadores analógicos. Las reglas de diseño estarán más restringidas
para permitir que las puertas y aletas se coloquen en una cuadrícula regular. Una cuestión
clave es la compatibilidad entre el tono de aleta y el tono de las capas de enrutamiento intra
e intercelulares, lo que lleva a alturas no enteras para las celdas estándar si se cuentan en
términos de pistas M2.
En su análisis de las técnicas de enrutamiento para procesos sub-28nm, los investigadores
de CMU e IBM realizaron simulaciones para observar diseños analógicos en finFET que
revelaron problemas con reglas de diseño restringidas. "Nuestras simulaciones de diseño
basadas en modelos preliminares revelan que los FinFET tienen un impacto mixto en los
circuitos analógicos. Las reglas de diseño restringido que se esperan en los nodos de 20nm
limitan en gran medida las longitudes de canal permitidas para los diseñadores analógicos,
que a su vez pueden trabajar apilando dispositivos en serie para emular un transistor de
canal largo, sin embargo, a expensas de una mayor capacitancia parásita.

"Por el contrario, los FinFET ofrecen un control electrostático mejorado que se traduce en
una mayor ganancia intrínseca. Debido a estos y varios factores, algunas topologías de
circuitos analógicos que se han considerado obsoletas pueden necesitar ser revisadas. Por
ejemplo, se pueden usar topologías como amplificadores lineales de alta ganancia junto con
circuitos de condensadores conmutados para equilibrar el rendimiento para la tolerancia de
variación. Además, las técnicas emergentes de afinación posterior al silicio, como la
autorreparación y la selección de elementos estadísticos, parecen ser extremadamente
valiosas ".

Diseño de FinFET: los desafíos


FinFET es un dispositivo significativamente más complejo para modelar. La extracción
parásita precisa de FinFET es más complicada. Generar modelos SPICE buenos pero
compactos también es más desafiante que para dispositivos planos. Para la mayoría de las
actividades de diseño, las complejidades antes mencionadas son transparentes para el
diseñador. Sin embargo, todavía quedan muchos desafíos de optimización del diseño para
el diseñador de circuitos que utiliza FinFET.

FinFET tiene una DIBL / SS inferior (oscilación por debajo del umbral) que es una
característica deseable en lo que respecta a las fugas. Por otro lado, el canal no dopado (o
dopado muy ligeramente) y prácticamente agotado por completo hace que el uso de
técnicas de predisposición corporal comúnmente utilizadas en planar sea menos efectivo,
haciendo que las alternativas sean necesarias.
La granularidad finita del ancho de aleta "W" y el rango limitado de libertad en la longitud
del canal para una arquitectura determinada hacen que la optimización del diseño analógico
y digital sea más compleja. Es cierto que muchas aletas se pueden "agrupar" juntas para
generar una "W" deseada, pero "L" y "W" no son exactamente parámetros continuos libres.
Esto se debe a que los FinFETs son estructuras tridimensionales, y puede ser un problema
controlar la variabilidad de grabado para los procesos de relación de aspecto alto con pasos
no uniformes o tonos localmente variables. Por lo tanto, los FinFET tienen un número
significativo de reglas de diseño restringido (RDR).

Para el diseño SRAM, la optimización de la relación β de una celda de bits es más difícil ya
que "W" está cuantificado, y la flexibilidad en "L" como parámetro de ajuste es limitada.
Prácticamente hablando, un β de "1" o "2" son principalmente las dos opciones disponibles.
Eso, a su vez, se traduce en la necesidad de técnicas de asistencia más avanzadas para
mejorar el rendimiento SRAM.

Usos de FinFET
A menos que trabaje para Intel o un grupo de investigación con acceso a procesos
personalizados, no hay forma de implementar comercialmente diseños basados en finFET.
Se espera que esto cambie con el cambio a los procesos de 14nm, con la alianza de
fundición de Common Platform (GlobalFoundries, IBM, Samsung) comprometiéndose
efectivamente con este cambio a principios de 2012. GlobalFoundries ha dicho que
introducirá finFETs en su proceso de 14nm: los dispositivos serán optimizado para sistemas
móviles. La fundición más grande del mundo, TSMC, aún tiene que decir cuándo introducirá
los finFETs, aunque es probable que la tecnología esté en su lugar para los 14nm y pueda
adelantarse a 20nm.
¿Cuáles son los riesgos de usar finFETs?
Además de las dificultades de lidiar con un nuevo diseño de transistor 3D en términos de
extracción parasitaria y comportamiento físico, el principal problema es el costo: construir
un finFET utiliza una serie de pasos adicionales en un flujo de fabricación que ya está
luchando para contener el costo de litografía avanzada: doble patrón (Guía) en los próximos
años, y posiblemente un movimiento hacia la litografía EUV en la segunda mitad de la
década. Las cifras presentadas por Qualcomm en IEDM 2013 indicaron que el aumento en
el costo de finFET fue menor que el causado por el cambio a doble patrón de 28nm a 20nm.
Los procesos de back-end of line (BEOL) son más o menos los mismos para las tecnologías
de 20, 16 nm y 14 nm proporcionadas por las fundiciones.

Los finFET del mundo real no tienen el mismo perfil que los dispositivos de investigación, al
menos no todavía. Análisis realizado por el especialista en ingeniería inversa Chipworks
descubrió que los procesadores Ivy Bridge fabricados por Intel utilizan aletas con un perfil
cónico. La simulación a nivel de dispositivo por GSS, un spinout de investigación en la
Universidad de Glasgow, indicó que la forma de la aleta produce un dispositivo con un
comportamiento operativo menos favorable que el perfil finFET ideal, en el que las paredes
de aletas son paralelas entre sí. La aleta cónica tiende a forzar la mayor parte de la corriente
hacia la parte superior de la aleta a voltajes más altos, lo que podría ocasionar problemas
de confiabilidad, y hacia la mayor parte de la aleta en estado apagado, lo que puede
provocar efectos de canal corto.

Otro problema con los finFET a granel es una mayor variabilidad que la mayoría de los
dispositivos de investigación. Originalmente, la arquitectura finFET se concibió como
construida sobre obleas SOI: la capa de óxido proporciona una "detención" de los procesos
de grabado utilizados para definir las aletas de canal elevado. En un proceso de silicio a
granel, el control sobre la profundidad de la aleta es más difícil. Los problemas de fabricación
parecen ser manejables, pero conducen a una mayor variabilidad en el comportamiento del
transistor frente a las implementaciones basadas en SOI.
Construcción de un FinFET basado en silicio a granel
1. Sustrato
La base para un FinFET es un sustrato ligeramente dopado con una máscara dura
en la parte superior (por ejemplo, nitruro de silicio), así como una capa de
resistencia modelada.

2. Fin etch
Las aletas se forman en un proceso de grabado altamente anisotrópico. Como no
hay capa de detención en una oblea masiva como está en SOI, el proceso de
grabado debe basarse en el tiempo. En un proceso de 22 nm, el ancho de las aletas
podría ser de 10 a 15 nm, la altura sería idealmente el doble o más.

3. Deposición de óxido

Para aislar las aletas entre sí, se necesita una deposición de óxido con un
comportamiento de llenado de alta relación de aspecto.
4. Planarización
El óxido se planariza mediante pulido mecánico químico. La máscara dura actúa
como una capa de detención.

5. Grabado de rebaje
Se necesita otro proceso de grabado para rebajar la película de óxido para formar
un aislamiento lateral de las aletas.

6. Óxido de puerta
En la parte superior de las aletas, el óxido de la compuerta se deposita mediante
oxidación térmica para aislar el canal del elctrodo de la compuerta. Dado que las
aletas todavía están conectadas debajo del óxido, un implante en ángulo de alta
dosis en la base de la aleta crea una unión dopante y completa el aislamiento (no
infiltrada
7. Deposición de la puerta
Finalmente, se deposita una capa de poli-silicio altamente dopada sobre las aletas,
por lo que hasta tres puertas se envuelven alrededor del canal: una a cada lado de
la aleta y, dependiendo del espesor del óxido de la compuerta en la parte superior,
tercera puerta arriba.

La influencia de la puerta superior también puede ser inhibida por la deposición de


una capa de nitruro en la parte superior del canal.

Dado que hay una capa de óxido en una oblea SOI, los canales están aislados entre
sí de todos modos. Además, el proceso de grabado de las aletas se simplifica ya
que el proceso puede detenerse fácilmente en el óxido.
¿Por qué son tan importantes ahora los transistores FinFET?
Recientemente hemos hablado sobre FinFET, acerca de cómo casi todos los productos de
PC de última generación se construirán usándolos, pero muchos consumidores
simplemente no saben por qué son importantes, así que hoy hemos decidido hacer frente a
eso.

Ya sea que vayas a comprar un producto nuevo a finales de este de AMD, Nvidia o ahora
de Samsung o Intel, vas a comprar un producto que utiliza transistores FinFET, ofreciendo
un mejor rendimiento y eficiencia cuyos predecesores en la generación anterior utilizaban
transistores Planar tradicionales.

En términos básicos los transistores FinFET están diseñados para dar un mayor control
sobre el transistor que los transistores Planar tradicionales y ayudan a prevenir lo que se
conoce como fuga de energía, que se ha convertido en un problema cada vez mayor con
transistores y los productos que hacemos con ellos ahora que son más pequeños.

Intel ha estado utilizando transistores FinFET desde que su serie de CPUs Ivy-Bridge fueron
puestos en venta en 2012, que es una de las muchas razones por las que han estado
dominando la competencia en términos de consumo de energía en el mercado de CPU x86.

Al reducir la cantidad de tensión que se filtra cuando el transistor está sintonizado permite
que los productos FinFET puedan operar con un menor consumo de energía y permite que
los productos puedan lograr un mayor rendimiento cuando se encuentra en un estado de
energía más bajo, que es una de las muchas razones por el cual los fabricantes de chips se
están subiendo tan rápidamente a esta nueva tecnología.

La mayor diferencia entre un transistor FinFET y un transistor Planar es su diseño 3D, que
permite que la puerta del transistor tenga un área mucho mayor de control sobre la distancia
entre la fuente y el drenaje de un transistor, que es donde una gran cantidad de pérdida de
potencia se produce a través de la corriente de fuga.

Mientras que una gran cantidad de este material puede sonar muy complejo, es bastante
sencillo de explicar visualmente, así que he incluido este vídeo desde ARM de 2012, que
explica cómo los transistores FinFET trabajan a través de un medio.
Los transistores FinFET son, sin duda, los que van a hacer este año su gran año para el
hardware de PC, nos ofrecen más rendimiento a potencias más bajas que nunca. Este salto
en el procesamiento de la tecnología es también lo que está permitiendo a AMD construir
su nueva arquitectura Zen, que es una gran oportunidad para nosotros de conseguir un
poco más de la competencia en el mercado de CPU x86, que es sin duda algo bueno para
los consumidores.

Los beneficios del transistor FinFET será lo que traerá al móvil a un nuevo nivel de
rendimiento y nos permitirá continuar haciendo tan grande salto en la informática de alto
rendimiento en un corto período de tiempo.

Intel ha intentado a toda costa mejorar el coste por transistor en sus 14nm FinFET dando
un paso extra en el aumento de densidad de transistores. También ha mejorado todo lo que
ha podido el esquema de interconexión.

Samsung y TSMC han reutilizado los esquemas de interconexión de 20nm para que sus
costes de i+d no se disparen demasiado y sobre ese esquema han puesto los transistores
FinFET. Aunque esta aproximación tiene ahorros en i+d tiene la desventaja de que la
densidad de transistores no aumenta con lo que el coste de fabricar un procesador es más
alto al ocupar un área mayor de la oblea en el caso de que se quiera meter un número de
transistores comparable al proceso de Intel. Lo comido por lo servido.

Globalfoundries directamente tiró la toalla con sus 14nm-XM y licenció la tecnología de


Samsung para los 14nm FinFET.

Por el momento parece que Intel sigue a la cabeza en procesos de fabricación con su
segunda generación de transistores FinFET con su forma perfeccionada. Mientras,
Samsung ha comenzado a fabricar en masa su primera generación de FinFET que podemos
ver en el exynos 7420 con transistores 14nm LPE y de TSMC poco se sabe todavía.

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